Fig. 1 – Pinout do μP8085 - Universidade da Beira Interior

SISTEMAS DIGITAIS II
UNIVERSIDADE DA BEIRA INTERIOR
FOLHAS DE APOIO: MICROPROCESSADOR µP8085.
Fig. 1 – Pinout do µP8085
Tabela 1 – Descrição dos pinos do µP8085
Nome do pino
Descrição
AD7-AD0
Bus de endereços/dados
A15-A8
Bus de endereços
ALE
Enable para latch de endereços
Controlo
de leitura
RD
Controlo de escrita
WR
Acesso a entrada/saída ou memória
IO / M
S0, S1
Indicadores de estado
READY
Pedido de estado de espera
SID
Entrada de dados em série
SOD
Saída de dados em série
HOLD
Pedido de suspensão
HLDA
Aviso de suspensão concedida
INTR
Pedidos de interrupção
TRAP
Pedidos de interrupção não mascaráveis
RST 5.5
Pedidos de interrupção
RST 6.5
Pedidos de interrupção
RST 7.5
Pedidos de interrupção
Aviso de interrupção concedida
INTA
Inicialização do microprocessador
RESET IN
Tipo
Bidireccional, TS
Saída, TS
Saída
Saída, TS
Saída, TS
Saída, TS
Saídas
Entrada
Entrada
Saída
Entrada
Saída
Entrada
Entrada
Entrada
Entrada
Entrada
Saída
Entrada
RESET OUT
X1, X2
CLK
Vcc, Vss (GND)
Saída
Entradas
Saída
——
Inicialização dos periféricos
Ligações para cristal ou circuito RC
Sinal de relógio
Alimentação eléctrica
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Fig. 2 – Arquitectura simplificada do µP8085
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Fig. 3 – Fluxograma simplificado de controlo do µP8085
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Tabela 2 – Ciclos de máquina do µP8085
ESTADO
CICLOS DE MÁQUINA
CONTROLO
IO / M
S1
S0
RD
WR
INTA
Busca do código de operação
(0F)
0
1
1
0
1
1
Leitura de memória
(MR)
0
1
0
0
1
1
Escrita na memória
(MW)
0
0
1
1
0
1
Leitura de entrada/saída
(IOR)
1
1
0
0
1
1
Escrita em entrada/saída
(IOW)
1
0
1
1
0
1
Reconhecimento de interrupção
(IA)
1
1
1
1
1
0
Bus inactivo
(BI): DAD
0
1
0
1
1
1
1
1
1
1
1
1
TS
0
0
TS
1
1
INA (RST/TRAP)
HALT
0 = “0” Lógico
1 = “1” Lógico
TS = Tri-State (alta impedância)
Tabela 3 – Estados de máquina do µP8085
Estado de máquina
T1
T2
TWAIT
T3
T4
T5
T6
TRESET
THALT
THOLD
Estado e Buses
Controlo
S1,S0 IO/M A15-A8 AD7-AD0 RD, WR INTA ALE†
X
X
X
X
1
1
1
X
X
X
X
X
X
0
X
X
X
X
X
X
0
X
X
X
X
X
X
0
1
O*
X
TS
1
1
0
1
O*
X
TS
1
1
0
1
O*
X
TS
1
1
0
X
TS
TS
TS
TS
1
0
0
TS
TS
TS
TS
1
0
X
TS
TS
TS
TS
1
0
0 = “0” Lógico; 1 = “1” Lógico; TS = Tri-State (alta impedância); X = Não especificado
ALE não é gerado durante os segundo e terceiro ciclos de máquina da instrução DAD
* IO/M = 1 durante os estados T4 - T6 dos ciclos de RST e INA
†
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Fig. 4 – Estados T e ciclos de máquina para a instrução STA pos
Fig. 5 – Pormenor do ciclo de máquina M1 da instrução STA pos
Fig. 6 – Pormenor do ciclo de máquina M2 da instrução STA pos
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Fig. 7 – Pormenor do ciclo de máquina M3 da instrução STA pos
Fig. 8 – Pormenor do ciclo de máquina M4 da instrução STA pos
Fig. 9 – Pormenor de sobreposição busca-execução.
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Fig. 10 – Diagrama temporal correspondente à instrução MOV reg1, reg2
Fig. 11 – Diagrama temporal correspondente à instrução MOV reg, M
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Fig. 12 – Diagrama temporal correspondente à instrução MOV M, reg
Fig. 13 – Diagrama temporal correspondente à instrução OUT porto
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