Ein neuer ASIC zur Auslese von Halbleiter-Pad-Detektoren

H1 Silicon Upgrade
W. Lange, DESY Zeuthen
Zeuthen, 29. Mai 00
PRO/A
Ein neuer ASIC zur Auslese
von
Halbleiter-Pad-Detektoren
(H1-Gruppe, DESY Zeuthen)
H1 Silicon Upgrade
W. Lange, DESY Zeuthen
Zeuthen, 29. Mai 00
PRO/A
- Ein neuer ASIC zur Auslese von Halbleiter-Pad-Detektoren
(H1-Gruppe, DESY Zeuthen)
1 Motivation und Planung
2 Die Entwicklung des Chips
2.1 Spezifikationen
2.2 Realisierungsvarianten
2.3 Chipentwurf
3 Test und Inbetriebnahme
3.1 Prüfung der spezifizierten Parameter
3.2 Prototyp-Hybrid
4 Messungen im Teststrahl am DESY Hamburg
4.1 Messungen am Analogteil des Chips
4.2 Messungen am Digitalteil des Chips
5 Zusammenfassung, Perspektiven
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1 Motivation und Planung
• Triggern auf Ereignisse, deren Spuren ihren Ursprung im Vertex
(Wechselwirkungspunkt) haben;
• Unterdrücken der Aufzeichnung von Ereignissen, deren Spuren z.B.
parallel zum Strahlrohr verlaufen (Untergrund) oder deren Ursprung
nicht im Wechselwirkungspunkt liegt;
• Triggerkonzept:
• pro Sensor 32 pads
• 16 (12) Sensoren / Rad
• 4 Ebenen mit Pad-Detektoren
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• Inbetriebnahme des Pad-Detektors mit Detektormodulen, die mit
jeweils 8 ASICs des bestückt waren:
• mit diesen Detektormodulen kleine Trigger-Effektivität
• Untersuchungen im Testbeam (5 GeV Elektronen), da sich die
Ursachen im Labor und bei den im H1-Detektor eingebauten Modulen
messtechnisch nicht finden ließen.
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• Schematische Darstellung der Funktion des PRO-Chips:
SCHEMATI C DRA WING OF THE PAD REA DOUT CHI P. ONE OUT OF FOUR CHA NNEL S I S SHOWN.
25
v f p_ b ia s
GA TE VOL TAGE
CONTROL L OOP
VDD
ADJ
OUT
IN
6
a v dd
V
S
S
7
• Preamplifier
av s s
8
vfp
• Shaper
13
vfs
• Hochpass
• Discriminator
1
o a1
• ODER aus 4 Kanälen
t o ut a
• Versorgungsschaltungen
17
in 1
5
gn d
22
28
t hr es
29
t o ut b
t o c ha nn el
2 to 4
21
v hp
23
v t hr
V
D
D
V
S
S
26
dv d d
27
d v ss
PAD REA DOUT CHI P
W. L an ge
• Untersuchungen im Testbeam (5 GeV Elektronen) im DESY zeigten,
dass der verwendete Readout-Chip ("PRO")
- eine zu geringe Verstärkung,
- einen instabilen Shaper (schwingt unter vielen Bedingungen),
- eine mangelhafte Entkopplung zwischen Analog- und Digitalteil,
- keine Gleichtaktunterdrückung an den Eingängen aufweist.
• Entscheidung, die Probleme mit einer Überarbeitung des ReadoutChips zu lösen (PRO --> PRO/A).
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2 Die Entwicklung des Chips "PRO/A"
2.1 Spezifikationen
max. tolerable input DC bias:
500 nA
typical input charge:
± 4fC
Input Common Mode:
up to ± 4fC
sensitivity (also depends on discriminator!):
≥ 25mV/fC
noise performance @ 40 pF load:
≤ 1500 e- (0.25 fC)
stable @ capacitive loads up to
70pF
shaping time:
~ 40 ns
(@ charge collection time of ~ 20 ns)
event frequency:
< 10MHz
output:
open drain or TTL compatible
supply voltage:
±2V (analog) and +5V (digital)
or - preferably single 3.3V [5V]
power dissipation:
≤ 25mW / channel;
as low as possible
Ambient Temperature:
0…70°C
• geplante Verbesserungen gegenüber dem PRO-Chip:
- Möglichkeit der Subtraktion benachbarter Kanäle
zur Common-Mode-Unterdrückung;
- höhere Eingangsempfindlichkeit;
- stabiler Shaper (keine Schwingneigung über einen weiten
Betriebsbereich);
- keine störende Rückwirkung vom (schaltenden) Diskriminator auf
den Eingang.
• Funktionsmuster mit PRO-Chip, AD 830 und MAX 908 realisiert;
• Funktionsmuster im Testbeam (s.o.) getestet und akzeptiert.
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2 Die Entwicklung des Chips "PRO/A"
2.2 Realisierungsvarianten
• ausgehend vom Funktionsmuster mit PRO-Chip, AD 830 und MAX
908 eine Lösung, die auf der existierenden Hardware aufbaut und nur
eine externe Baugruppe hinzufügt;
Vorteil: geringerer Aufwand, geringere Kosten (ca. 70% der anderen
Variante)
Nachteil: erheblicher Platzbedarf, Realisierung mit Standardbauteilen deshalb nicht möglich; ASIC-Entwicklung
erforderlich;
PREAMPLIFIER
SHAPER
SUBTRACTION HIGH DISCRIMof NEIGHBOURS PASS
INATOR
LOGIC OR
PAD 0
ANALOG0
PAD 1
ANALOG1
LOGIC OUT
PAD 2
ANALOG2
PAD 3
ANALOG3
THRESHOLD
4-Channel Preamplifier/Shaper/Discriminator Chip
with subtraction of neighbours and high pass.
• Alternative: Redesign des PRO-Chips mit Einarbeitung aller
Änderungen und Erweiterungen --> bessere Lösung
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2 Die Entwicklung des Chips "PRO/A"
2.3 Chipentwurf
Etappen:
• Frühjahr 1999 : Anfrage verschiedener Firmen, um den ASIC-Entwurf als
Dienstleistung entsprechend unseren Spezifikationen und nach unserer Regie durchführen zu lassen; dabei wurden beide Realisierungsvarianten jeweils angefragt und
verglichen;
• Auswahl der Firma "Integrated Detector and Electronics AS", Oslo;
• Mai 1999 : Vereinbarung des Ablaufs und des Zeitplanes für den geplanten
ASIC-Entwurf mit der Firma;
• Mai 1999 : bei dem "Design-Meeting" (DESY Zeuthen: HH, WL und IDEAS)
werden sowohl die Spezifikationen als auch die Funktionalität des Chips
festgeschrieben; ein Blockschaltbild und etliche Detailschaltbilder werden erarbeitet,
nach denen zwei ASIC-Design-Ingenieure in den folgenden Wochen den Chip
entwerfen ("layout");
• Juni 1999 : nach der Fertigstellung des Entwurfs Prüfung in Zeuthen,
anschließend Meeting (WL und IDEAS) zur Verifikation des Entwurfs; ausführliche
Simulation der einzelnen Baugruppen; geringfügige Korrekturen des Entwurfs;
Grenzwert-Tests; Erarbeitung der Dokumentation; erneute Prüfung in Zeuthen,
danach Fertigungsfreigabe;
• Juli / August 1999 : Chipfertigung ( etwa 10 Wochen) bei "Austria MikroSysteme" (AMS) in voller Stückzahl; parallel dazu Aufbau von Prüf- und
Testmöglichkeiten (Probe-Card, Test-Boards, LabView);
• Oktober 1999 : Inbetriebnahme des ersten Chips (in einen Chip-Carrier
montiert), Beginn der gemeinsamen Messungen (DESY Zeuthen: IT, WL und
IDEAS); Test der gesamten Funktionalität; Definition der Chipmessungen mit der
Probe-Card auf Wafer-Niveau; Definition der Akzeptanzkriterien;
• November 1999 : Messung der Chips in Oslo bei IDEAS;
• Dezember 1999 : Lieferung der gemessenen und klassifizierten Chips nach
Zeuthen
Draufsicht des Chips PRO/A
cal_o
cal_e
Differential
amplifier
in0
aout0
Discriminator
tout0
H1 (s)
Charge
Integrator
(preamp.)
HP
Semigaussian
shaper
HPfilter
monostable
ind_mod
vref
D iscriminator
aout1
tout1
in1
H1 (s)
Charge
Integrator
(preamp.)
HP
Semigaussian
shaper
HPfilter
monostable
Differential
amplifier
test_on
Vthr
a_test_o
a_test_e
t_test_o
PRO/A
Blockschaltbild des ASICs
t_test_e
Channel 0
Channel 0
test_on
cc_on
Control register
Channel disable regisster
Test enable register
gs0
gs1
en_out
ind_mod
neg_pol
Channel 31
Channel 31
tot
reg_out
reg_in
Verschaltung der Schieberegister
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3 Test und Inbetriebnahme
3.1 Prüfung der spezifizierten Parameter
• Montage des Chips in ein Gehäuse (Chip Carrier) und Messen aller
wesentlichen Betriebsparameter:
Parameter
Measured value
Status
Pre_bias 500 uA
-0.35V (462 uA)
OK
Sha_bias 140 uA
-0.30V (125 uA)
OK
Ota_bias 50 uA
-0.93V (77 uA)
OK
Diff_bias 100 uA
-0.83V (83 uA)
OK
Ibuf_bias 400 uA
0.63V (394 uA)
OK
TrigW_bias 20 uA
0.27V (17 uA)
OK
Vrc 1.4V
1.41V
OK
Vfp –0.3V
-0.29V
OK
Vfs 0.6V
0.64V
OK
Max. tolerable DC current up to 50 nA.
More than 500
OK
Typical input range -/+ 4fC
(1…100)fC or
(2.5…100)fC @ 40 pF
OK
for 100 % trigger efficiency
Input common mode up to -/+4fC
CMRR = 10
OK
for 100 % trigger efficiency
Sensitivity 25mV/fC at the input of discr.
18, 22, 26, 35 mV/fC
15, 18, 22, 29 mV/fC @40pF
Noise performance 1 sigma : (Cf=0.3pF)
0.091fC (570e)
OK
0.174fC (1090e) @ 40pF
Inter-channel cross-talk (Cf=0.3pF)
-42 dB
OK
Stable up to 500pF
OK
Rise time 65ns, time constant 30ns
OK
Event frequency up to 5 MHz
5 MHz
OK
Open drain output for trigger signal
200 uA
OK
3.4 mW/channel
OK
Tested in the range (20…70)C deg.
OK
Stable at capacitive load up to 70pF
Shaping time ~50ns
Power dissipation less than 5 mW/channel
Ambient temperature (0…70)C degrees
• Alle relevanten Parameter wurden erreicht.
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3 Test und Inbetriebnahme
3.2 Prototyp-Hybrid
• Test der Funktion des Chips mit dem Halbleitersensor ("Pad-Detektor)
mit einem speziellen Prototyp-Hybrid (Mulilayer-Leiterplatte);
• umfangreiche Messpunkte und Konfigurationen vorgesehen;
• Möglichkeit der Registrierung des Analogsignals;
• definierte Einkopplung einer Ladung am Eingang;
• Untersuchung in einem Teststrahl (5 GeV Elektronen) am DESY HH
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4 Messungen am Teststrahl am DESY Hamburg
4.1 Messungen am Analogteil des Chips
• Spektrometrierung des analogen Ausgangssignals:
Ausgangsimpuls am Analogausgang
des Chips
(ca. 30 000 eEingangssignal)
5GeV_beam-tr_pad13/12_03.dat
40
35
Pad 12
measured with
external beam trigger
Gain of Chip: 03
30
Messung von zwei
benachbarten
Pads des Sensors.
Das Elektron trifft
entweder das eine
oder das andere
Pad. Siehe auch
Scatterplot.
Contents
25
20
Pad 13
15
10
5
0
0
200
400
600
ADC Channel
800
1000
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4 Messungen am Teststrahl am DESY Hamburg
4.1 Messungen am Analogteil des Chips
• Scatterplott für benachbarte Kanäle:
pad12/13_5GeV_cfb03_D1
1000
Channel 1
800
600
400
200
200
400
600
800
1000
Channel 0
• (D1-60 & D2-60) definieren die Spur. D3 wird analog ausgelesen.
Depl.-V [V]
Gate V [V]
MPV[ADC-Chs]
PED
Noise
<S>-<PED>
S/N
Remarks
30
0
347
222.1
13
124.9
9.61
4000
40
0
370
222.3
11.9
147.7
12.41
4000
50
0
375
221
11.3
154
13.63
4000
60
0
380
221.1
11.7
158.9
13.58
4000
70
0
375
221.4
12.1
153.6
12.69
4000
80
0
384
221
11.9
163
13.70
4000
90
0
375
221
11.8
154
13.05
4000
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4 Messungen am Teststrahl am DESY Hamburg
4.1 Messungen am Analogteil des Chips
• Analoges Spektrum des Pads D3-60 im "Selbst-Trigger-Modus" (der
einzige Trigger ist D3-60) in Abhängigkeit von der Schwelle
@
thresh
37
D3-60-5GeV-60V-0V-selftrigger
50
50
40
40
Number of Counts
60
Threshold 37 (-63 mV)
Number of Counts
D3-60-5GeV-60V-0V-selftrigger
60
30
20
10
@
thresh
50
30
20
10
Threshold 50 (-97 mV)
0
0
-10
-10
0
200
400
ADC
600
800
1000
0
400
D3-60-5GeV-60V-0V-selftrigger
600
ADC
@
thresh
80
800
1000
Channels
D3-60-selftriggered
100
Number of Counts
40
30
20
Threshold 80 (-175 mV)
10
10
V(thr) = -175 mV
50
V(thr) = -97 mV
V(thr) = -63 mV
60
Number of Counts
200
Channels
0
-10
1
0
200
400
ADC
600
Channels
800
1000
200
250
300
ADC
Channels
350
400
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4 Messungen am Teststrahl am DESY Hamburg
4.3 Messungen am Digitalteil des Chips
• Messungen zur Trigger-Effektivität
ExtEfficienciesIndMode
200
Ext. Efficiency D1 [%]
Ext. Efficiency D3 [%]
Ext. Efficiency D2 (Subtr.) [%]
Die externe Effektivität
wurde folgendermaßen
gemessen:
Efficiencies
[%]
150
E = D1 & D2 & D3 / R
100
E ≥ 97%
wobei R die Ereignisrate
ist, die mit einem Szintillations-Hodoskop gemessen wurde (~1 cm2)
50
0
-300
-250
-200
-150
Threshold[mV]
-100
-50
0
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5 Zusammenfassung und Perspektiven
• Die gewählte Methode, das eigene "Know-How" mit dem Fachwissen
und den Werkzeugen professioneller Schaltkreis-Entwickler zu kombinieren, führte schnell (≤ 6 Monate) zum Erfolg.
• Durch gründliche Prüfungen und Simulationen nach jedem Entwicklungsschritt wurden Fehler vermieden.
• Der entwickelte Chip eignet sich für die vorgesehene Anwendung im
Triggerteil des Backward-Silicon-Tracker im H1-Experiment, er funktioniert mit den bereits vorhandenen Sensoren.
• Aufgrund der großen tolerierbaren Eingangsladung ist der Chip vielseitig und auch für andere Detektortypen geeignet. Der Chip lässt sich
durch externe Programmierung dem Einsatz anpassen.
• Es können Signale mit beiden Eingangspolaritäten und EingangsLeckströme bis zu 1 µA verarbeitet werden.
• Durch die Open-Drain-Ausgänge lassen sich beliebige Granularitäten
von 1*32 bis zu 32*1 realisieren.
• Jeder einzelne Kanal kann einzeln ausgeblendet (maskiert) und auch
getestet werden.