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HIGH BRIDGE SOLUTIONS INDÚSTRIA ELETRÔNICA S/A 1GB Unbuffered DDR2 SDRAM SODIMM HB2SU001GEM8HMB08 (128M words x 64bits, 1 Rank) Documento No. HBS-HB2SU001GEM8HMB08-0-P Publicação: Fevereiro de 2010 EK HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM DATA SHEET 1GB Unbuffered DDR2 SDRAM SODIMM HB2SU001GEM8HMB08 (128M words x 64bits, 1 Rank) Especificações • • • • • • Densidade: 1GB Organização • 128M words x 64 bits, 1 rank Montado com 8 componentes de 1Gbit DDR2 SDRAM – FBGA. Pinagem: 200 pinos small outline dual in line memory module (SODIMM) • Altura da Placa: 30,0 mm • Distância entre pinos: 0,6 mm • Lead-free – Rohs Compliant Alimentação: VDD = 1,8V ± 0,1V Taxa de transferência de dados: 800Mbps • • • • • • • • • Bancos internos (componentes): 8 Interface: SSTL_18 Burst lengths (BL): 4,8 /CAS Latency (CL): 4, 5, 6 Precharge: opção de auto precharge para cada comprimento de Burst. Refresh: opções de auto-refresh e selfrefresh Ciclos de Refresh: 8192ciclos/64ms • Intervalo médio de refresh Temperatura de operação: • TCase de 0oC a +85oC Arquitetura DDR (Double Data Rate), duas transferências de dados por ciclo. 2 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM Informações Gerais Part Number Taxa de dados Mbps (max.) Classificação JEDEC dos componentes (CL-tRCD-tRP) Dimensões da placa Contatos Componentes Utilizados HB2SU001GEM8HMB08 800 DDR2-800 (6-6-6) 200-pin SODIMM (lead-free) Ouro MT47H128M8CF-25:H Pinos Pinos A0 a A13 Função Entrada de Endereços Row Address Column Address A10 (AP) Auto Precharge BA0, BA1, BA2 Endereçamento de bancos DQ0 a DQ63 Entrada e Saída de dados /RAS Row address strobe /CAS Column address strobe A0 a A13 A0 a A9 /WE Write Enable /CS0, /CS1 Chip Select CKE0, CKE1 Clock Enable CK0 a CK2 Entradas de clock /CK0 a /CK2 Entrada de differential clock DQS0 a DQS7, /DQS0 a /DQS7 Data Strobe para entrada e saída de dados DM0 a DM7 Data Mask SCL Entrada de clock para SPD SA0 a SA2 Entradas de endereçamento para SPD VDD Alimentação para o circuito interno VDDSPD Alimentação da EEPROM VREF Entrada de tensão de referência VSS Ground – Comum ODT0, ODT1 Controle ODT (On Die Termination) NC Não conectados 3 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM Configuração dos contatos Pino 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 Função VREF VSS VSS DQ4 DQ0 DQ5 DQ1 VSS VSS DM0 /DQS0 VSS DQS0 DQ6 VSS DQ7 DQ2 VSS DQ3 DQ12 VSS DQ13 DQ8 VSS DQ9 DM1 VSS VSS /DQS1 CK0 DQS1 /CK0 VSS VSS DQ10 DQ14 DQ11 DQ15 VSS VSS Pino 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 Função VSS VSS DQ16 DQ20 DQ17 DQ21 VSS VSS /DQS2 NC DQS2 DM2 VSS VSS DQ18 DQ22 DQ19 DQ23 VSS VSS DQ24 DQ28 DQ25 DQ29 VSS VSS DM3 /DQS3 NC DQS3 VSS VSS DQ26 DQ30 DQ27 DQ31 VSS VSS CKE0 NC Pino 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 Função VDD VDD NC NC BA2 NC VDD VDD A12 A11 A9 A7 A8 A6 VDD VDD A5 A4 A3 A2 A1 A0 VDD VDD A10/AP BA1 BA0 /RAS /WE /CS0 VDD VDD /CAS ODT0 NC A13 VDD VDD NC NC Pino 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 Função VSS VSS DQ32 DQ36 DQ33 DQ37 VSS VSS /DQS4 DM4 DQS4 VSS VSS DQ38 DQ34 DQ39 DQ35 VSS VSS DQ44 DQ40 DQ45 DQ41 VSS VSS /DQS5 DM5 DQS5 VSS VSS DQ42 DQ46 DQ43 DQ47 VSS VSS DQ48 DQ52 DQ49 DQ53 Pino 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 Função VSS VSS NC CK1 VSS /CK1 /DQS6 VSS DQS6 DM6 VSS VSS DQ50 DQ54 DQ51 DQ55 VSS VSS DQ56 DQ60 DQ57 DQ61 VSS VSS DM7 /DQS7 VSS DQS7 DQ58 VSS DQ59 DQ62 VSS DQ63 SDA VSS SCL SA0 VDDSPD SA1 4 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM Código SPD (Serial Presence Detection) Endereço Função Dado Significado 0 Número de bytes utilizados pelo fabricante do módulo 80H 128 bytes 1 Capacidade total do chip de EEPROM onde o SPD está gravado 08H 256 bytes 2 Tipo de memória 08H DDR2 SDRAM 3 Número de linhas de endereço do módulo 0EH 14 4 Número de colunas de endereço do módulo 0AH 10 5 Número de ranks do módulo 60H 1 6 Largura do bus de dados do módulo 40H 64 7 Continuação do bus de dados 00H 0 8 Nível de tensão de alimentação 05H SSTL 1.8V 9 Ciclo de clock 25H 2.5 ns 10 Tempo de acesso tAC 40H 0.4 ns 11 Configuração DIMM 00H Não há 12 Taxa de refresh 82H 7.8 µs 13 Configuração do componente (largura da palavra de dados) 08H x8 14 Largura do dado de Error Checking 00H Não há 15 Reservado 00H 0 16 Atributos do componente: Burst length permitido 0CH 4,8 17 Atributos do componente: Número de bancos 08H 8 18 Atributos do componente: /CAS latency 70H 4, 5, 6 19 Espessura máxima do módulo 01H 4.00 mm max. 20 Tipo de módulo 04H SODIMM Unbuffered 21 Atributos do módulo 00H Standard 22 Atributos do componente: Geral 03H Driver ODT de 50Ω 23 Clock mínimo para CL = X – 1 30H 3.0 ns 24 tAC máximo para CL = X – 1 (Access time) 40H 0.40 ns 25 Clock mínimo para CL = X – 2 3DH 3.75ns 26 tAC máximo para CL = X – 2 (Access time) 40H 0.40 ns 27 tRP mínimo (Row Precharge) 3CH 15 ns 28 tRRD mínimo (Row to row active delay) 1EH 7.5 ns 29 tRCD mínimo (RAS to CAS delay) 3CH 12.5 ns 30 tRAS mínimo (Active to precharge) 2DH 45 ns 31 Densidade do rank 01H 1GBytes 32 tIS (Input setup time) 17H 0.17 ns 33 tIH (Input hold time) 25H 0.25 ns 34 tDS (Data Input Setup time) 05H 0.05 ns 35 tDH (Data Hold time) 12H 0.12 ns 36 tWR (Write Recovery) 3CH 15 ns 37 tWTR (Write to Read delay) 1EH 7.5 ns 38 tRTP (Read to Precharge delay) 1EH 7.5 ns 39 Características das ferramentas de análise do módulo 00H TBD (to be defined) 40 Extensão para os bytes 41 e 42 06H 41 tRC (Active command time) 3CH 60 ns 42 tRFC (ciclo REF – ACT – REF) 7FH 127.5 ns 5 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 Endereço Função Dado Significado 80H 8 ns DQS skew em relação à saída de dados 14H 0.20 ns tQHS (Data Hold Skew) 1EH 0.30 ns Travamento do PLL 00H Não há 43 tCK máximo 44 45 46 47 ~ 48 49 1GB DDR2 SDRAM SODIMM 00H Modo de operação para temperaturas elevadas 00H 62 Revisão de SPD 13H 63 CheckSum para os bytes 0 ~ 62 CAH 64 Código de identificação JEDEC para o fabricante de memória 00H HBSIE 65 Código de identificação JEDEC para o fabricante de memória 00H HBSIE 50 ~61 66 ~ 71 n/d 00H Revisão 1.3 Reservado 00H 72 Planta de Fabricação 01H Planta Brasil – Guarulhos 73 Part Number do módulo 48H H 74 Part Number do módulo 42H B 75 Part Number do módulo 32H 2 76 Part Number do módulo 53H S 77 Part Number do módulo 55H U 78 Part Number do módulo 30H 0 79 Part Number do módulo 30H 0 80 Part Number do módulo 31H 1 81 Part Number do módulo 47H G 82 Part Number do módulo 45H E 83 Part Number do módulo 4DH M 84 Part Number do módulo 38H 8 85 Part Number do módulo 48H H 86 Part Number do módulo 4DH M 87 Part Number do módulo 42H B 88 Part Number do módulo 30H 0 89 Part Number do módulo 38H 8 90 Part Number do módulo 00H 91 Revisão 0BH 92 Revisão 00H 93 Data de Fabricação XX Year Code Week Code Data de Fabricação XX 95 ~ 98 94 Serial Number do módulo de memória XX 99 ~127 Dados reservados ao fabricante 00H 6 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM Diagrama de Blocos 7 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM Especificações Elétricas • Todas as tensões são tomadas em relação ao VSS (GND). Variações Máximas Aceitáveis Parâmetro Tensão (qualquer pino em relação ao VSS) Alimentação Temperatura (case) de operação Temperatura de armazenamento Notas: Símbolo Valores Unidade VT –0.5 a +2.3 V VDD –1.0 a +2.3 TC 0 a +85 Nota 1 V o C 1, 2 o Tstg – 50 a +100 C 1 1. Especificação do componente SDRAM DDR2. 2. Região de trabalho nominal de 0oC a +85oC. Suporta até +95oC com freqüência de auto-refresh em dobro. CUIDADO: Submeter o módulo a um stress fora dos limites definidos nesta sessão pode causar danos permanentes. Os componentes não são preparados para operar em condições fora dos limites descritos. A exposição a situações de trabalho sobre os limites máximos por longos períodos pode afetar a confiabilidade dos módulos. Condições de operação DC (TC = 0oC a +85oC) (Especificações dos componentes) Parâmetro Alimentação Símbolo Min Nominal max VDD, VDDQ 1.7 1.8 1.9 V V Tensão de Referência Termination Voltage DC input high DC input low AC input high AC input low Notas: Unidade Nota 4 VSS 0 0 0 VDDSPD 1.7 – 3.6 V 1, 2 3 VREF 0.49 x VDDQ 0.50 x VDDQ 0.51 x VDDQ V VTT VREF- 0.04 VREF VREF + 0.04 V VIH (DC) VREF + 0.125 – VDDQ + 0.3 V VIL (DC) –0.3 – VREF + 0.125 V VIH (AC) VREF + 0.200 – – V V VIL (AC) –300 – VREF – 0.200 1. A grandeza VREF pode ser selecionada pelo usuário a fim de se obter uma melhor margem a ruídos. Utiliza-se, em geral, VREF = 0.5 x VDDQ. VREF deve acompanhar as variações de VDDQ. 2. A variação pico a pico do ruído AC de VREF não pode ultrapassar o limite de ± 2% VREF (DC). 3. VTT do dispositivo que está transmitindo os dados deve seguir o sinal VREF do que os recebe. 4. VDDQ deve ser igual a VDD. 8 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM Características de operação DC (TC = 0oC a +85oC, VDD = 1.8V, VSS = 0V) (Especificações do componente SDRAM DDR2 MICRON) Parâmetro Símbolo max. Unidade Corrente de Operação (ACT-PRE) IDD0 750 mA Corrente de Operação (ACT-READ-PRE) IDD1 880 mA Corrente de Standby Precharge desativado IDD2P 56 mA Corrente de Standby Quiet precharge IDD2Q 400 mA Corrente de Standby Sistema em Idle IDD2N 400 mA IDD3P-F 320 mA IDD3P-S 80 mA Corrente de Standby (ACT ligado) IDD3N 480 mA Corrente de Operação (Operação de leitura do Burst) IDD4R 1280 mA Corrente de Operação (Operação de escrita do Burst) IDD4W 1280 mA Corrente de Operação (Refresh – ativação externa) IDD5 1880 mA Corrente de Operação (Self-Refresh) IDD6 56 mA Corrente de Operação (Bank interleaving) IDD7 2680 mA Corrente de Standby (ACT desativado) Condição de teste Um banco ativo; tCK = tCK(IDD), tRC = tRC (IDD), tRAS = trás min. (IDD); CKE em High, /CS em High entre comandos; Entradas de endereço variando; Entradas de dados variando. Um só banco ativo: IOUT = 0mA; BL = 4, CL = CL(IDD), AL = 0; tCK = tCK(IDD), tRC = tRC(IDD), Entradas de endereço variando; Entradas de dados variando. Todos os bancos suspensos (idle); tCK = tCK (IDD); CKE em Low; Todos os controles e bus de endereçamentos estáveis; Entradas de dados flutuando Todos os bancos suspensos (idle); tCK = tCK (IDD) CKE em H, /CS em H; Todos os controles e bus de endereçamentos estáveis; Entradas de dados flutuando Todos os bancos suspensos (idle); tCK = tCK (IDD) CKE em H, /CS em H; Todos os controles e bus de endereçamentos variando; Entradas de dados variando Todos os bancos ativos; Saída Fast PDN tCK= tCK(IDD); MRS(12) = 0 CKE em Low; Todos os controles e bus de Saída Slow PDN endereçamentos estáveis; MRS(12) = 1 Entradas de dados flutuando Todos os bancos ativos; tCK = tCK(IDD); tRAS = tRAS (max)(IDD); tRP = tRP(IDD); CKE em High; /CS em High entre comandos válidos Outros controles e bus de endereçamento variando; Bus de dados variando Todos os bancos ativos, leitura contínua do Burst, IOUT = 0 mA; BL = 4, CL = CL(IDD), AL = 0; tCK = tCK(IDD), tRAS=tRAS max.(IDD); tRP = tRP (IDD); CKE em High; /CS em High entre comandos válidos; Entradas de endereço variando; Bus de dados variando; Todos os bancos ativos, escrita contínua do Burst; BL = 4; CL= CL(IDD), AL = 0; tCK = tCK(IDD), tRAS=tRAS max.(IDD); tRP = tRP (IDD); CKE em High; /CS em High entre comandos válidos; Entradas de endereço variando; Bus de dados variando; tCK = tCK (IDD); Comando Refresh ativado a cada intervalo tRFC(IDD); CKE em High; /CS em High entre comandos válidos; Todos os controles e bus de endereçamento variando; Bus de dados variando. Modo Self-Refresh; CK e /CK em 0V; CKE ≤ 0.2V; Todos os controles e bus de endereçamento flutuando; Bus de dados flutuando. Todos os bancos sendo intercalados, IOUT = 0 mA; BL = 4, CL = CL(IDD), AL = [tRCD – 1] x tCK(IDD) tCK = tCK(IDD), tRC = tRC (IDD), tRRD = tRRD(IDD), tFAW = tFAW(IDD), tRCD = 1 x tCK(IDD); CKE em High, /CS em High entre comandos válidos; Endereços são mantidos estáveis enquanto os bancos são alterados; Bus de dados variando. 9 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM Observações: 1. As medições dos parâmetros IDD são realizadas depois de o componente ser devidamente inicializado. 2. Slew Rate de entrada é o mesmo especificado nas Características AC. 3. Os parâmetros IDD são levantados com o ODT desativado. 4. O bus de dados é formado pelos DQs, DM, DQS, /DQS, RDQS e /RDQS. Os valores de IDD devem ser levantados para todas as combinações dos bits 10 e 11 do EMRS. 5. Definições: a. Sinal estável: é aquele mantido em H ou L, sem variações durante os ciclos de clock. b. Sinal flutuando: o sinal de entrada com nível de tensão de VREF = VDDQ/2. c. Sinal variando: sinais variando entre H e L com o clock. • Sinais de controle e bus de endereçamento: 1 vez a cada 2 ciclos. • Bus de dados: DQs variando 1 vez a cada ciclo. Configuração (timing) AC para as condições de teste de IDD Parâmetro Componente Unidade CL (IDD) 6 tCK tRCD(IDD) 15 ns tRC (IDD) 60 ns tRRD (IDD) 7.5 ns tCK (IDD) 2.5 ns tRAS min. (IDD) 45 ns tRAS max (IDD) 70000 ns 15 ns 127.5 ns tRP (IDD) tRFC (IDD) 10 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM Características AC (TC = 0oC a +85oC, VDD, VDDQ = 1.8V ± 0.1V) (Especificações do componente SDRAM DDR2 MICRON) Parâmetro Delay (ACT – Read ou ACT-Write) Período do commando de Precharge Símbolo min. max. tRCD 15 - ACT – Refresh – ACT Unidade ns tRP 15 - ns tRC 60 - ns Tempo de acesso ao DQ a partir da borda de CK, /CK tAC -400 +400 ps Tempo de acesso ao DQS a partir da borda de CK, /CK tDQSCK -350 +350 ps Duty Cycle – Largura do pulso de clock (CK = High) tCH (med.) 0.48 0.52 tCK (med.) Duty Cycle – Largura do pulso de clock (CK = Low) tCL (med.) 0.48 Min (tCL(abs) tCL(abs)) 0.52 tCK (med.) 2500 8000 ps 125 - ps Duty Cycle – meio periodo de clock Intervalo de Clock Hold time para as entradas DQ e DQS tHP tCK (med.) tDH - Setup Time para as entradas DQ e DQS tDS 50 - ps Largura de pulso para sinais de controle e endereço tIPW 0.6 - tCK (med.) 0.35 tAC max tAC max tAC max 200 tCK (med.) tHP– tQHS 300 ps - ps tDQSS -0.25 +0.25 tCK (med.) tDQSH 0.35 - tCK (med.) tDQSL 0.35 - tCK (med.) tDSS 0.2 - tCK (med.) Largura de pulso para sinais de dados DQ e DM tDIPW Intervalo High-Impedance Data-out a partir da borda de CK, tHZ /CK Intervalo de DQS, /DQS em low-impedance a partir da borda de CK, tLZ /CK (DQS) Intervalo de DQ em low-impedance tLZ a partir da borda de CK, /CK (DQ) DQS-DQ skew tDQSQ Fator DQ hold skew Tempo de hold DQ/DQS a partir do DQS Tempo de estabilização do DQS Duty Cycle – largura de pulso de entrada de DQS (DQS em High) Duty Cycle – largura de pulso de entrada de DQS (DQS em Low) Delay entre o setup CK e a borda do sinal DQS tQHS tQH tAC min 2x tAC min - ps ps ps ps 11 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 Parâmetro Hold time do para a borda de DQS a partir de CK Cycle time para acionamento do Modo Register Write postamble (Intervalo de comandos estáveis após a escrita) Write preamble (Intervalo de comandos estáveis antes da escrita) Hold time para entrada de endereços e comandos Read Preamble (Intervalo de comandos estáveis antes da leitura) Read Postamble (Intervalo de comandos estáveis após a leitura) Delay entre Active e Precharge Intervalo de troca de bancos ativos (Act bank A to Act bank B) Intervalo Four Active Window 1GB DDR2 SDRAM SODIMM Símbolo min. max. Unidade tDSH 0.2 - tCK (med.) tMRD 2 - nCK tWPST 0.4 0.6 tCK (med.) 0.35 - tCK (med.) tIH 250 - ps tRPRE 0.9 1.1 tRPST 0.4 0.6 tCK (med.) tRAS 45 70000 ns tRRD 7.5 - tWPRE tCK (med.) ns tFAW 35 - ns Delay de /CAS a /CAS tCCD 2 - nCK Tempo de Write Recovery tWR 15 - ns tDAL WR+ RU(t RP/tC K) - nCK Auto Precharge Write Recovery + Precharge time Delay entre comandos de escrita e leitura Delay entre comandos de escrita e precharge Saída do modo self-refresh sem comando de leitura Saída do modo self-refresh para comando de leitura Saída do modo Precharge Power-Down sem comando de leitura Saída do modo Active Power-Down para comando de leitura Saída do modo Active Power-Down para comando de leitura (modo de baixa energia) Largura de pulso mínima para CKE (sinal em High ou Low) Intervalo entre comandos de Refresh e Active Intervalo de refresh periódico ( 0oC ≤ TC ≤ +85oC) o tWTR 7.5 - ns tRTP 7.5 - ns tXSNR tRFC +10 - ns tXSRD 200 - nCK tXP 2 - nCK tXARD 2 - nCK tXARDS 8– AL - nCK tCKE 3 - nCK tRFC 127.5 - ns tREFI - 7.8 µs tREFI - 3.9 µs tDELAY tIS+ tCH( - ns o (+85 C ≤ TC ≤ +95 C) Tempo mínimo em que o clock permanece ligado após o sinal CKE cair para nível Low med) +tIH 12 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 1GB DDR2 SDRAM SODIMM Funções dos Pinos • CK, /CK (input) Os sinais CK e /CK são as entradas principais de clock. Todas as entradas, exceto DMs, DQSs e DQs, são referenciados à borda de subida de CK e também ao nível VREF. Em operações de leitura, DQSs e DQs são referenciados com relação ao ponto de cruzamento entre CK e /CK. Já para operações de escrita, DMs e DQs têm como referência o ponto de cruzamento entre DQS e o nível VREF. Para operações de escrita, o DQS é referenciado ao ponto de cruzamento entre os sinais CK e /CK. • /CS (input) O /CS (Chip Select) habilita o funcionamento do CI de memória. Quando /CS está em low, comandos e dados podem ser inseridos. Para /CS em High, todas as entradas serão ignoradas, ainda assim, informações internas de operação (bancos ativos, burst, etc.) são mantidas. • /RAS, /CAS e /WE (input) Os sinais /RAS (Row Address Strobe), /CAS (Column Address Strobe) e /WE (Write Enable) definem as operações de leitura e escrita dependendo de suas possíveis combinações. • A0 a A13 (input) O endereçamento é dado pelos pinos de endereço A0 ~ A13 da seguinte forma: primeiramente define-se a linha de endereço (AX0 a AX13) através dos pinos A0 ~ A13 na borda de subida de CK durante o ciclo de comando ACTIVE. Em seguida é definida a coluna de endereço (AY0 a AY9) através dos pinos A0 ~ A9 na borda de subida de CK durante o ciclo de comando de escrita ou leitura. Os níveis lógicos de cada pino de endereço são tomados em relação à VREF. O endereçamento de coluna definido torna-se então o ponto de início da operação de burst. • A10 (A10) (input) O pino A10 define o modo de precharge que será adotado quando temos um comando de escrita, leitura ou um comando de ativação de precharge. Se A10 = High no momento em que o precharge é ativado, todos os bancos são submetidos ao precharge. Se A10 = Low no momento do comando de precharge, somente o banco selecionado por BA0, BA1 e BA2 é submetido ao precharge. Se A10 = High no instante de um comando de escrita ou leitura, a função autoprecharge é habilitada, caso A10 = Low nesta situação, o auto-precharge fica desabilitado. • BA0, BA1, BA2 (input) Estes são os sinais de seleção de banco de memória. Os componentes de 1Gbit utilizados nos módulos de 1GB apresentam 8 bancos, acessados através das combinações possíveis entre BA0, BA1 e BA2. • CKE (input) O sinal CKE (Clock Enable) controla os modos Power-down e self-refresh, que são habilitados quando CKE = Low. O CKE deve ser mantido em hold, no mínimo, um ciclo de clock. • DQ (input e output) As informações são transmitidas, escrita ou leitura, através destes pinos. • DQS e /DQS (input e output) Os sinais DQS e /DQS atuam como data strobes, habilitando a transferência de dados. 13 HIGH BRIDGE SOLUTIONS HB2SU001GEM8HMB08 • 1GB DDR2 SDRAM SODIMM DM (input) Este é o sinal de referência para a função data mask. Ele é ativado no instante em que os sinais DQS e /DQS se cruzam. • VDD (Power supply) Alimentação do módulo, 1.8V é a tensão nominal. • VDDSPD (EEPROM Power supply) Alimentação da EEPROM que contém as informações do SPD. • VSS Ground do circuito. Dimensões Físicas do Módulo 14 HIGH BRIDGE SOLUTIONS
