1. Objetivo 2. Conceito 2.1 Latch tipo RS RSQ /Q

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1. Objetivo 2. Conceito 2.1 Latch tipo RS RSQ /Q
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LABORATÓRIO DE ELETRÔNICA DIGITAL
Experiência 7: Análise de Circuitos Biestáveis
Autores: Prof. Dr. Leonardo Mesquita
Prof. Dr. Galdenoro Botura Junior
Profa. Paloma Maria Silva Rocha
1. Objetivo
•
Analisar a operação de circuitos biestáveis: latches e flip-flops tipo RS, JK, T e
D.
2. Conceito
Um latch ou um flip-flop também são conhecidos como dispositivos biestáveis. Os
biestáveis são constituídos por portas lógicas e capazes de armazenar um bit. Apesar das
portas lógicas, individualmente, não possuírem capacidade de memória, as mesmas são
interligadas de tal forma a permitir o armazenamento de informação binária.
Os circuitos biestáveis são denominados de biestável RS, D, JK e T. A seguir serão
apresentadas as principais características destes circuitos.
2.1 Latch tipo RS
A figura abaixo apresenta o diagrama lógico, o símbolo e a tabela de operação de um
latch RS implementado com portas NOR.
R
Q
S
/Q
(a) Símbolo.
Reset
0
0
1
1
(b) Diagrama lógico.
Set
0
1
0
1
Q
/Q
mantém
1
0
0
1
inválido
(c) Tabela verdade.
Do diagrama lógico pode-se observar quer as portas NOR estão interligadas em cruz, ou
seja, uma das entradas da porta é a saída da outra porta.
Da tabela verdade do latch RS pode-se observar que é somente necessária a aplicação de
um pulso na entrada R ou S para alterar o estado do latch. Considere, inicialmente, que
o latch esta com a saída em nível lógico baixo (Q = 0) e que um pulso foi aplicado na
entrada S para coloca-la em nível lógico alto e depois retornar com a mesma para nível
lógico baixo. A largura mínima deste pulso é dada pela soma dos atrasos de propagação
das portas como apresentado na equação (1).
PW(min) = TPLH + TPHL
(1)
obs: o latch RS também pode ser implementado com portas NAND.
O latch RS apresentado anteriormente responde imediatamente a aplicação dos sinais de
entrada R e S. Existem outros tipos de latches, denominados de latches assíncronos, que
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possuem um sinal de controle para habilitar a operação do mesmo. A seguir e
apresentado o símbolo e a tabela verdade do latch RS assíncrono.
R
X
0
0
1
1
Q
R
relógio
S
/Q
(a) Símbolo.
S
relógio
X
0
0
1
1
1
0
1
1
1
(b) Tabela verdade.
As entradas R e S do latch só são válidas quando o sinal de relógio é
aplicado ao mesmo, para o símbolo apresentado anteriormente o
sinal de relógio deve ser ativo alto. Para que este latch opere
corretamente é necessário que as entradas estejam estáticas por um
tempo mínimo antes do pulso de relógio ser aplicado ao mesmo, este
tempo é denominado de set-up time (Tsu).
Q
/Q
mantém
mantém
1
0
0
1
invalido
R ou S
Tsu
O latch RS possui para uma das combinações de entrada uma saída que é inválida, ou
seja, para esta combinação, ambas as saídas do latch irão para nível lógico baixo. Para
solucionar este problema foram desenvolvidos outros tipos de latches sendo que todos
são oriundos do latch RS. A seguir serão apresentados os outros latches desenvolvidos.
2.2 Latch tipo D
O latch tipo D possui somente uma entrada. O diagrama lógico, o símbolo e a tabela de
operação deste latch são apresentados na figura abaixo.
D
S
Q
relógio
R
(a) Diagrama
lógico.
D
Q
relogio
/Q
/Q
(b) Símbolo.
relógio D
Q
0
X mantém
1
0
0
1
1
1
(c) Tabela Verdade.
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2.3 Latch tipo JK
O latch RS possui uma combinação de sinais de entrada que possui a saída inválida.
Para solucionar este problema foi desenvolvido o latch JK. Neste latch a combinação de
entrada que era inválida para o latch RS faz com que o sinal de saída seja invertido, ou
seja, a saída será comutada para o outro valor da lógica booleana.
O diagrama lógico, o símbolo e a tabela de operação deste latch são apresentados
abaixo:
J
relogio
K
S
J
Q
relógio
R
J
X
0
0
1
1
Q
relógio
/Q
K
/Q
(b) Símbolo.
(a) Diagrama lógico.
K relógio Q /Q
X
0
Q /Q
0
1
Q /Q
1
1
0 1
0
1
1 0
1
1
/Q Q
(c) Tabela verdade.
2.4 Latch tipo T
Um latch tipo T possui um único sinal de entrada e o mesmo é construído a partir de um
latch JK. A construção de um latch T é realizada fazendo-se a interligação das entradas
JK. O latch T opera quando um sinal de nível lógico alto é aplicado a sua entrada
conseqüentemente a saída do mesmo será comutada para outro nível lógico.
O símbolo e a tabela verdade do referido latch são apresentados abaixo.
T
Q
relógio
/Q
T
X
0
1
relógio
0
1
1
Q
Q
Q
/Q
/Q
/Q
/Q
Q
(b) Tabela verdade.
(a) Símbolo.
Nos latches apresentados anteriormente os sinais de entrada devem estar fixos enquanto
o pulso de relógio está ativo (nível baixo ou alto). Logo, pode-se concluir que estes
dispositivos são muito susceptíveis a ruído. Para reduzir a influência do ruído nestes
componentes foi projetado um dispositivo que opera nos flancos do sinal de relógio,
sendo o mesmo denominado de flip-flop.
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A seguir serão apresentados todos os símbolos e a tabela de operação dos principais
flip-flops encontrados comercialmente.
(a) Flip-flop tipo D
Q
D
relogio
/Q
relógio
0
1
↑
↑
D
X
X
0
1
Qn+1
Qn
Qn
0
1
(b) Tabela verdade.
(a) Símbolo.
(b) Flip-flop JK
Q
J
relógio
K
(a) Símbolo.
/Q
relogio
J
0
X
1
X
0
↑
0
↑
1
↑
1
↑
(b) Tabela verdade.
K
X
X
0
1
0
1
Qn+1
Qn
Qn
Qn
0
1
/Qn
(c) Flip-flop T
Q
T
relógio
/Q
(a) Símbolo.
relógio
0
1
↑
↑
T
X
X
0
1
(b) Tabela verdade.
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Qn+1
Qn
Qn
Qn
/Qn
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Sinais Assíncronos
As entradas dos latches e flip-flops só são válidas quando um sinal de relógio é aplicado
nestes componentes. Em muitas aplicações é necessário setar (colocar a saída em nível
lógico alto) ou resetar (colocar a saída em nível lógico baixo) um latch ou flip-flop sem
a aplicação de um sinal de relógio. Por esta razão, em alguns destes dispositivos, mais
duas entradas foram adicionadas para realizar tal função. As entradas são denominadas
de PRESET e CLEAR, e tais entradas se sobrepõem a todos os outros sinais de entrada
existente nestes componentes.
A seguir é apresentado o símbolo e a tabela verdade de um flip-flop JK que possui os
sinais de controle PRESET e CLEAR.
relogio Preset clear J K Qn+1
X
0
1
X X
1
PRESET
Q
X
1
0
X X
0
J
1
1
0
0
Q
↑
n
relógio
1
1
0 1
0
↑
K
/Q
1
1
1 0
1
↑
CLEAR
1
1
1 1 /Qn
↑
(a) Símbolo.
(b) Tabela Verdade.
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3. Material
Curso EB-133 Lógica Seqüencial.
Módulo EB-133.
Módulo DIGLAB 1.
Pontas de osciloscópio.
4. Procedimentos
1a Questão:
Realizar os seguintes laboratórios do curso EB-133:
Laboratório 2: latch D.
Laboratório 5: flip-flop D.
Laboratório 3: flip-flop JK.
2a Questão:
Transforme um flip-flop JK em um flip-flop D.
3a Questão:
Considere o circuito mostrado abaixo. Inicialmente, todos os flip-flops estão no estado
“0”. A operação do circuito inicia-se com a aplicação de um pulso de START. Análise a
operação deste circuito determinando os sinais A, B, C, X, Y, Z e W para aplicação de
20 pulsos de relógio após a aplicação do pulso de START. Qual a função do bloco A e
do bloco B?
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4a Questão:
Considere o circuito mostrado abaixo, tal circuito é capaz de gerar quatro sinais não
sobrepostos e na mesma freqüência . Análise tal circuito obtendo os sinais CP1, CP2,
CP3 e CP4. Se a freqüência fosse de 1(KHz) qual seria a freqüência de saída deste
circuito.
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