Universidade do Algarve

Circuitos Integrados Digitais, 2006/2007
Projecto 1
Universidade do Algarve
Faculdade de Ciências e Tecnologia
Engenharia de Sistemas e Informática
Circuitos Integrados Digitais
Projecto 1:
Projecção, Simulação e Layout de um Circuito
Lógico usando Lógica Complementar
Aluno:
Manuel Rocha, Número 11497
Docente: Prof. Dr. José Bastos
Data: Segunda-Feira, 27 de Novembro de 2006
1
Circuitos Integrados Digitais, 2006/2007
Projecto 1
2
Conteúdo
1 Objectivos
5
2 Fundamentos Teóricos
6
2.1
Estrutura Fı́sica dos Transistores do Tipo Enhancement-type NMOS e Enhancement-type PMOS
. .
6
2.2
Capacitâncias dos MOSFET
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9
2.2.1
Efeito Capacitivo do gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10
2.2.2
Efeitos Capacitivos das Junções . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11
2.3
Tempos de Propagação . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11
2.4
Estrutura Básica de um Circuito Lógico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13
2.5
Dimensionamento dos Transistores MOSFET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14
2.6
Tecnologia CN20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
16
3 Desenvolvimento
17
3.1
Tabela de Verdade . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
17
3.2
Mapas de Karnaugh e Expressões Minimizadas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
3.3
Obtenção das Expressões Booleanas da Pull Up Network e Pull Down Network dos Circuitos Associados
3.4
a cada Saı́da . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
20
Circuitos Associados a cada Saı́da . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
20
3.4.1
Circuito CMOS para a Saı́da O0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
3.4.2
Circuito CMOS para a Saı́da O1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
22
3.4.3
Circuito CMOS para a Saı́da O2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
23
3.4.4
Circuito CMOS para a Saı́da O3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
3.4.5
Circuito CMOS para a Saı́da O4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
25
3.4.6
(Sub)Circuito CMOS para o Inversor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
4 Resultados Obtidos
27
4.1
Comportamento Lógico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
4.2
Tempos de Propagação LOW - HIGH e HIGH - LOW : Nı́vel 1 . . . . . . . . . . . . . . . . . . . . .
34
4.3
Tempos de Propagação LOW - HIGH e HIGH - LOW : Nı́vel 2 . . . . . . . . . . . . . . . . . . . . .
40
5 Layouts
46
6 Cálculos
51
6.1
Cálculos Tempos de Propagação Esperados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
51
6.2
Tempos de Propagação Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55
6.3
Tempos de Propagação Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
56
6.4
Frequências de Funcionamento Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
57
Circuitos Integrados Digitais, 2006/2007
Projecto 1
6.5 Frequências de Funcionamento Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3
57
7 Discussão dos Resultados
58
8 Conclusões
60
9 Bibliografia
61
Circuitos Integrados Digitais, 2006/2007
Projecto 1
4
Lista de Figuras
1
Estrutura fı́sica de um transistor NMOS , em perspectiva [1] . . . . . . . . . . . . . . . . . . . . . . .
6
2
Estrutura fı́sica de um transistor NMOS , em corte transversal [1] . . . . . . . . . . . . . . . . . . . .
6
3
Estrutura fı́sica de um circuito integrado CMOS , em corte transversal [1] . . . . . . . . . . . . . . . .
7
4
Estrutura fı́sica de um MOSFET , em corte transversal, especificando zonas de difusão debaixo do gate
[2] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8
5
Estrutura fı́sica de um MOSFET , em corte transversal [2] . . . . . . . . . . . . . . . . . . . . . . . . .
9
6
Modelo equivalente de um MOSFET [1] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10
7
Esquema que apresenta tempos de atraso e de transição [2] . . . . . . . . . . . . . . . . . . . . . . . .
12
8
Circuito do inversor lógico CMOS [2] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
13
9
Esquema representativo de uma porta CMOS de três entradas. A Pull Up Network é realizada com
transistores PMOS e a Pull Down Network é realizada com transistores NMOS [1] . . . . . . . . . . .
14
10
Dimensionamento adequado de um aporta lógica NOR de 4 entradas [1] . . . . . . . . . . . . . . . . .
16
11
Dimensionamento adequado de um aporta lógica NAND de 4 entradas [1] . . . . . . . . . . . . . . . .
16
12
Circuito CMOS para a saı́da O0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
13
Circuito CMOS para a saı́da O1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
22
14
Circuito CMOS para a saı́da O2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
23
15
Circuito CMOS para a saı́da O3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
16
Circuito CMOS para a saı́da O4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
25
17
Circuito CMOS para o inversor utilizado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
18
Sı́mbolo do inversor utilizado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
19
Resposta do inversor (figura 17) em função da entrada I0 . . . . . . . . . . . . . . . . . . . . . . . . .
28
20
Resposta do circuito da figura 12 em função das entradas I0 , I1 e I2 . . . . . . . . . . . . . . . . . . .
29
21
Resposta do circuito da figura 13 em função das entradas I0 , I1 e I2 . . . . . . . . . . . . . . . . . . .
30
22
Resposta do circuito da figura 14 em função das entradas I0 , I1 e I2 . . . . . . . . . . . . . . . . . . .
31
23
Resposta do circuito da figura 15 em função das entradas I0 , I1 e I2 . . . . . . . . . . . . . . . . . . .
32
24
Resposta do circuito da figura 16 em função das entradas I1 e I2 . . . . . . . . . . . . . . . . . . . . .
33
25
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do inversor (figura 17) em
Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do inversor (figura 17) em
Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
34
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 12
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
28
34
35
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 12
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
Circuitos Integrados Digitais, 2006/2007
Projecto 1
29 Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 13
5
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
36
30
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 13
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
31
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 14
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
32
38
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 16
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
36
38
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 15
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
35
37
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 15
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
34
37
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 14
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
33
36
39
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 16
em Nı́vel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
39
37
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do inversor 17 em Nı́vel 2 40
38
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do inversor 17 em Nı́vel 2 40
39
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 12
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
40
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 12
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
41
49
44
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 16
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
48
44
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 15
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
47
43
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 15
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
46
43
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 14
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
45
42
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 14
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
44
42
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 13
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
43
41
Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 13
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
42
41
45
Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 16
em Nı́vel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
45
layout do inversor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
46
Circuitos Integrados Digitais, 2006/2007
Projecto 1
50 layout da saı́da O0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6
46
51
layout da saı́da O1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
47
52
layout da saı́da O2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
47
53
layout da saı́da O3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
48
54
layout da saı́da O4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
48
55
layout de todas as células e inversores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
49
Circuitos Integrados Digitais, 2006/2007
Projecto 1
7
Lista de Tabelas
1
Tabela de verdade para o circuito lógico com as entradas I0 , I1 , I2 e com as saı́das O0 , O1 , O2 , O3 e O4 17
2
Mapa de Karnaugh para a saı́da O0
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
3
Expressão Minimizada para a saı́da O0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
4
Mapa de Karnaugh para a saı́da O1
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
5
Expressão Minimizada para a saı́da O1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
6
Mapa de Karnaugh para a saı́da O2
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
7
Expressão Minimizada para a saı́da O2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
8
Mapa de Karnaugh para a saı́da O3
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
19
9
Expressão Minimizada para a saı́da O3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
19
10
Mapa de Karnaugh para a saı́da O4
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
19
11
Expressão Minimizada para a saı́da O4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
19
12
Tabela com as expressões mı́nimas obtidas pelos mapas de karnaugh, expressões associadas a cada Pull
Down Network e Pull Up Network de cada circuito lǵico CMOS para cada uma das saı́das . . . . . . .
20
13
Tabela com as configurações introduzidas nos geradores de pulsos correspondentes a I0 , I1 e I2 . . . .
27
14
Tabela com as dimensões W e L de cada zona activa utilizada nas várias células . . . . . . . . . . . .
50
15
Tabela com os valores obtidos dos sinais apresentados nas figuras 25 a 36 e resultados dos tempos de
propagação . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
16
Tabela com os valores obtidos dos sinais apresentados nas figuras 37 a 48 e resultados dos tempos de
propagação . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
17
56
Tabela com os das frequências de funcionamento dos circuitos referidos com base nos valores mencionados na tabela 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
55
57
Tabela com os das frequências de funcionamento dos circuitos referidos com base nos valores mencionados na tabela 16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
57
Circuitos Integrados Digitais, 2006/2007
1
Projecto 1
8
Objectivos
Este trabalho tem como objectivos:
• Desenhar um circuito em lógica estática complementar, por forma a que este funcione à maior frequência possı́vel
1
;
• Minimizar a área do layout (objectivo secundário).
A tecnologia a utilizar é a tecnologia CN20.
O circuito tem uma tensão de alimentação de 5 V, sendo os sinais de entrada gerados por um geradores de sinais
com uma impedância de saı́sa de 50 Ω.
1 através
da minimização dos tempos de propagação das portas tp
HL
≈ tp
LH
Circuitos Integrados Digitais, 2006/2007
2
Projecto 1
9
Fundamentos Teóricos
2.1
Estrutura Fı́sica dos Transistores do Tipo Enhancement-type NMOS e Enhancementtype PMOS
Embora neste trabalho não se pretenda caracterizar os aspectos relacionados com o funcionamento dos transistores
do tipo Enhancement-type NMOS e Enhancement-type PMOS
2
, é importante apresentar a sua estrutura fı́sica pois
através do seu conhecimento é possivel compreender aspectos relacionados com a forma como o layout , presença de
capacitâncias intrı́nsecas no transistor e perceber como as dimensões de cada parte do transistor influencia algumas
propriedades do mesmo.
Nas figuras 1 e 2 estão respectivamente apresentadas as estruturas fı́sicas de um transistor NMOS , em perspectiva
e num corte transversal.
.
Figura 1: Estrutura fı́sica de um transistor NMOS ,
Figura 2: Estrutura fı́sica de um transistor NMOS ,
em perspectiva [1]
em corte transversal [1]
Através da figuras anteriores podemos verificar que o transistor NMOS (e o mesmo se pode aplicar para o transistor
PMOS ), é definido pelas dimensões W e L, que definem respectivamente a largura e o comprimento do canal formado
entre a região da source e do drain . Através das figuras 1 e 2 podemos igualmente observar que o transistor está feito
sobre uma região designada de substrato (no caso do NMOS do tipo p e no caso do PMOS do tipo n) que providencia
o suporte fı́sico para o dispositivo. Duas regiões fortemente dopadas, source n+ e drain n+ , nas figuras anteriores,
são criadas no substrato (no caso do PMOS estas regiões são do tipo p+ ). Uma pequena camada de óxido de silicio
SiO2 de espessura tox que é um excelente isolador eléctrico é feita crescer na superfı́cie do substrato, cobrindo a área
entre as regiões do drain e da source .
2 Remete-se
para [1], capı́tulos 4 e 6
Circuitos Integrados Digitais, 2006/2007
Projecto 1
10
Metal é posteriormente depositado no topo da camada de óxido de silicio para formar o electrodo gate do dispositivo.
Contactos metálicos são igualmente feitos sobre as regiões do drain da source e também na região do substrato que é
também conhecido como body . [1]
A tecnologia PMOS originalmente foi dominante, mas por causa da tecnologia NMOS permitir criar dispositivos
mais pequenos, de funcionamento mais rápido e por historicamente requerer tensões de alimentação mais baixas do que
o PMOS , a tecnologia NMOS veio a substituir virtualmente a tecnologia PMOS . Salienta-se contudo que dispositivos
PMOS ainda são utilizados, em especial na tecnologia Complementary MOS ou CMOS . [1]
Na figura 3 está apresentado um corte transversal de um circuito integrado CMOS .
Figura 3: Estrutura fı́sica de um circuito integrado CMOS , em corte transversal [1]
Um aspecto importante que até anteriormente não podia ser mostrado consiste no facto do circuito PMOS ser
criado numa região do tipo n separada, conhecida como n-well [1].
Embora, não seja apresentado aqui a dedução das expressões para a corrente eléctrica através do drain 3 , nem a
caracterização das zonas de funcionamento dos transistores MOSFET 4 , as expressões para a intensidade da corrente
eléctrica através da região do drain são:
Zona de Corte
Zona de T ríodo
3 Consultar
4 Consultar
:
iD = 0
:
iD
Zona de Saturacão :
iD
[1] páginas 243 até 245
[1], capı́tulo 4
1 2
W
(vGS − Vt · vDS − vDS
)
= µn Cox
L
2
W
1
2
= µn Cox
(vGS − Vt )
2
L
(1)
(2)
(3)
Circuitos Integrados Digitais, 2006/2007
Projecto 1
onde, nas equações anteriores: µn é a mobilidade dos electrões no canal 5 , Cox =
11
εox
tox
é a capacitância por unidade
de área da região do gate (sendo εox a permitividade do óxido de silicio e tox a espessura da camada de óxido de
silicio), Vt é a tensão de threshold, vGS é a tensão aplicada entre o gate e a source , vDS é a tensão aplicada entre o
drain e a source , W o comprimento do gate e L a largura do gate . [1]
Quando se implantam as zonas activas n+ e p+ , os átomos dopantes sofrem difusão por debaixo do gate do
MOSFET . Como pode ser visto pela figura figura 4, a difusão lateral Ldif f faz com que a largura real do gate seja
inferior à desejada.
Figura 4: Estrutura fı́sica de um MOSFET , em corte transversal, especificando zonas de difusão debaixo do gate [2]
Desta forma a largura efectiva do gate é dada pela relação seguinte: [2]
Lef f = Ldrawn − 2 · Ldif f
(4)
De modo semelhante, se desenharmos o MOSFET com um gate com comprimento W, o comprimento efectivo será
dado por: [2]
Wef f = Wdrawn − 2 · Wenc
5 no
caso dos PMOS usa-se µp para designar a mobilidade das lacunas no canal
(5)
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2.2
Projecto 1
12
Capacitâncias dos MOSFET
Podemos agora fazer uma melhor avaliação das capacitâncias e das resistências intrı́nsecas associadas ao processo
CMOS .
Se considerarmos a figura 5 que apresenta o corte transversal de um MOSFET , podemos utilizá-la para visualizar
as capacitâncias.
Figura 5: Estrutura fı́sica de um MOSFET , em corte transversal [2]
Para visualizarmos as origens fı́sicas das várias capacitâncias internas, podemos dividı́-las em dois tipos de capacitâncias internas [1]
1. Efeito capacitivo do gate : O electrodo do gate forma um condensador de pratos paralelos com o canal, com a
camada de óxido de silicio servindo como dielectrico do condensador. Esta capacidade, referida anteriormente é
denotada por Cox .
2. Capacitâncias na zona de deplecção entre source -body e drain -body : Estas são as capacitâncias das junções pn
inversamente polarizadas formadas pela região n+ da source e do substrato do tipo p e pela região n+ do drain
e o substrato.
Estes dois efeito capacitivos podem ser modelados e incluı́dos no modelo do MOSFET , como apresentado na figura
5 e na figura 6
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Projecto 1
13
Figura 6: Modelo equivalente de um MOSFET [1]
2.2.1
Efeito Capacitivo do gate
O efeito capacitivo do gate pode ser modelado por três capacitâncias Cgs , Cgd e Cgb . Os valores destas capacidades
são determinados da seguinte forma: [1]
• Quando o MOSFET é a funcionar na região de trı́odo, com um vDS pequeno 6 , o canal terá uma profundidade
uniforme. A capacidade do gate -canal será dada por
Cgate,channel = W · L · Cox
(6)
As capacidades gate -source e gate -drain podem ser obtidas a partir da expressão 6:
Cgs
=
Cgd
=
1
1
Cgate,channel = W · L · Cox
2
2
Cgs
(7)
(8)
• Quando o MOSFET está na região de saturação e o canal sofre pinch-off na zona do drain , pode demonstrar-se
que:
6 De
Cgs
=
Cgd
=
3
3
Cgate,channel = W · L · Cox
2
2
0
acordo com [1] mesmo quando a tensão sDS não é muito pequena esta relação ainda é satisfatória
(9)
(10)
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Projecto 1
14
• Quando o MOSFET está na zona de corte, o canal não existe. Contudo, a capacidade entre o gate e o body é
ainda modelada como referido na expressão (6), e verificam-se as seguintes relações
Cgd = Cgs = 0
(11)
• Existem ainda pequenas capacidades que devem ser adicionadas a Cgs e a Cgd em todas as expressões anteriores.
Estas capacidades resultam do facto das regiões de difusão do drain e da source se extenderem ligeiramente pode
debaixo da zona do gate . Estas capacidades são dadas por
Cov = W · Ldif f · Cox
2.2.2
(12)
Efeitos Capacitivos das Junções
As zonas de deplecção das duas junções pn inversamente polarizadas formadas entre as zonas do drain e da source
com o body podem ser determinadas pela relação
Csb = Cdb = Cj · W · LDE
(13)
onde LDE é o comprimento da difusion edge. A capacidade Cj será diferente consoante o transistor em causa seja
um NMOS Cjn ou um PMOS Cjp e W = WN MOS ou W = WP MOS consoante estejamos perante um NMOS ou um
PMOS .
2.3
Tempos de Propagação
Um aspecto que temos de ter em mente está relacionado com o facto de num circuito real, o tempo que este leva a
produzir uma resposta a um estı́mulo adequado, apesar de poder ser relativamente pequeno não é todavia nulo. Por
mais simples que seja um circuito integrado, a resposta deste está sempre influenciada por caracteristicas intrı́nsecas à
tecnologia, como por exemplo, caracteristicas fı́sicas dos materiais que influenciam as mobilidade dos electrões, entre
outros aspectos. Desta forma torna-se necessário definir os designados tempos de atraso e tempos de transição nos
circuitos lógicos.
Se considerarmos a figura 7, onde no gráfico de cima está apresentado o sinal de entrada num circuito lógico
e no gráfico de baixo a resposta desse circuito lógico, os tempos de subida e de descida do sinal de entrada são,
respectivamente, designados por tr (rise time) e tf (fall time). Para o sinal de saı́da os tempos de subida e de descida
são designados, respectivamente, por tLH e tHL . O tempo de atraso entre os pontos que representam 50% da amplitude
do sinal de entrada em relação ao sinal de saı́da são representados, respectivamente, por tpLH e tpHL , dependendo se
o sinal de saı́da está a variar da amplitude máxima para a mı́nima ou vice-versa. [2]
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Projecto 1
15
Figura 7: Esquema que apresenta tempos de atraso e de transição [2]
Se assumirmos que um MOSFET pode ser modelado por uma resistência cujo valor é determinado pela expressão:
R=
µ · Cox ·
W
L
1
· (VDD − |Vt |)
(14)
onde Vt representa a tensão de Threshold para um PMOS ou para um NMOS consoante o caso,e que µ = µn ou µ =
µp e onde W = WN MOS ou W = WP MOS consoante estejamos perante um NMOS ou um PMOS , pode demonstrar-se
que o tempo atraso de esquema de MOSFET é obtido através da relação
tpLH ou tpHL = ln(2) · R · Ctotal
(15)
onde R é obtido através da expressão (14) e Ctotal representa a capacitância total vista da saı́da do circuito lógico
em causa, dada por
Ctotal =
No X
P MOS
j=1
µp
· WN MOS · Cj
µn
No X
N MOS
P MOS
WN MOS · Cj
· LDE · F actor de Escalaj +
(16)
· LDE · F actor de Escalaj
(17)
N MOS
j=1
onde o termo F actor de Escalaj está relacionado com o factor multiplicativo adicional devido a dois ou mais
transistores PMOS ou NMOS estarem em série (ver secção 2.5, página 14). Na equação (17) é assumido que, do ponto
de vista da saı́da, apenas as capacidades entre o drain e o body e a capacidade entre a source e a body são revelantes,
e que apenas os transistores MOSFET directamente em contacto com a saı́da contribuem com as suas capacidades
intrı́nsecas.
O tempo de propagação tp pode ser determinado através da relação
tp =
tpLH + tpHL
2
(18)
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Projecto 1
16
Demonstra-se igualmente que, para se minimizar os tempos de atraso tpLH e tpHL as seguintes condições devem ser
respeitadas dentro do possı́vel [1]
1. As duas componentes de tp (tpLH e tpHL ) podem ser igualadas seleccionando as razões
por forma a que
dada por
WP M OS
WN M OS
=
µN M OS
µP M OS ,
WP M OS
WN M OS
entre os MOSFET
isto é, a dimensão de um PMOS face a um NMOS é maior numa proporção
µN M OS 7
µP M OS .
2. Como tp é proporcional a Ctotal o designer deve tentar reduzir as capacidades existentes, diminuindo ao mı́nimo
possı́vel o comprimento do canal, a dimensão das ligações e outras capacidades parasitas.
3. O uso de razões
W
L
pode resultar na diminuição do tp . Deve contudo ter-se em consideração que ao aumentar o
tamanho dos MOSFET aumenta-se igualmente o valor de C, e como tal a diminuição de tp pode não materializarse.
4. Um valor maior de VDD resulta num valor menor de tp , contudo o VDD máximo é determinado pelo processo
tecnológico e assim frequentemente este parâmetro está fora de controlo do designer.
2.4
Estrutura Básica de um Circuito Lógico
Um circuito CMOS é de facto uma generalização do inversor CMOS (figura 8).
Figura 8: Circuito do inversor lógico CMOS [2]
O inversor consiste de um transistor pull-down NMOS e um transistor pull-up PMOS , que funcionam através
da tensão de entrada de uma forma complementar. Uma porta lógica CMOS consiste de dois networks a Pull
Down Network construı́da por transistores NMOS e uma Pull Up Network construı́da de transistores PMOS , como
esquematizado na figura 9. [1]
As duas networks são controladas pelas variáveis de entrada, de um modo complementar. Desta forma, para a
porta de três entradas apresentada na figura 9, a Pull Down Network irá conduzir para todas as combinações da
entrada que irão fazer com que a saı́da seja LOW (Y=0) e irá fazer com que a tensão no nodo da saı́da seja colocado
a um potencial nulo (vY = 0V ). Simultaneamente, a Pull Up Network estará desligada, e não existirá um caminho
para a passagem de corrente por essa network desde a fonte VDD à terra. Por outro lado, todas as combinações que
farão com que a saı́da seja HIGH (Y = 1) irão fazer com que a Pull Up Network conduza, tendo como consequência
a colocação no nodo de saı́da da tensão vY = VDD .
7 Para
a tecnologia CN20, verifica-se que a proporção
µN M OS
µP M OS
= 3 [2]
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Projecto 1
17
Simultaneamente, a Pull Down Network estará desligada, e nesta network não existirá um caminho para a passagem
de corrente desde a fonte VDD à terra. [1]
Figura 9: Esquema representativo de uma porta CMOS de três entradas. A Pull Up Network é realizada com
transistores PMOS e a Pull Down Network é realizada com transistores NMOS [1]
Como a Pull Down Network é composta por transistores NMOS , e dado que o transistor NMOS conduz quando
o sinal no seu gate é HIGH , a Pull Down Network é activada (isto é, conduz) quando as entradas são HIGH . De
forma semelhante, a Pull Up Network , formada por transistores PMOS que ficam activados quando o sinal no seu
gate é LOW , a Pull Up Network é activada quando as entradas são LOW . [1]
A Pull Down Network e a Pull Up Network cada uma usa dispositivos que em paralelo formam a função lógica
OR , e que em série formam a função lógica AND . [1]
Uma aspecto a considerar numa porta lógica CMOS está relacionado com o facto das Pull Up Network e Pull
Down Network serem networks duais, ou seja, onde existir um conjunto de entradas em série numa, estas mesmas
entradas surgirão em paralelo na outra network. Desta forma, podemos obter a Pull Down Network a partir da Pull
Up Network ou vice-versa 8 . [1]
2.5
Dimensionamento dos Transistores MOSFET
Uma vez a porta lógica CMOS tenha sido criada, o passo significativo que falta realizar no design é o de decidir as
dimensões W/L para todos os transistores. As dimensões W/L são usualmente seleccionadas por forma a providenciar
à porta lógica a capacidade de condução de corrente em ambas as direcções iguais à registada no inversor básico CMOS
(figura 8). [1]
8 Se
bem que consoante a complexidade do circuito esta tarefa poderá não ser muito trivial.
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Projecto 1
18
Por simplificação, iremos adoptar as seguinte notações para designar as dimensões do um MOSFET
(W/L)N MOS
=
n
(W/L)P MOS
=
p
=
p
µn
·n
µp
(para a tecnologia CN 20 : p = 3 · n)
Se desejarmos seleccionar as dimensões W/L para todos os transistores na porta lógica para que a Pull Down
Network possa providenciar uma descarga de corrente do condensador pelo menos igual à de um transistor NMOS
de dimensão (W/L)N MOS = n e, para que a Pull Up Network possa providenciar uma descarga de corrente do
condensador pelo menos igual à de um transistor PMOS de dimensão (W/L)P MOS = p, então devemos encontrar as
combinações da entrada que resultam na menor corrente de saı́da e escolher as dimensões que irão fazer esta corrente
igual à encontrada no inversor CMOS básico. [1]
A derivação da relação W/L equivalente é feita baseada no facto da resistência de um MOSFET ser inversamente
proporcional a W/L [ver equação (14)]. Se um conjunto de MOSFET com dimensões (W/L)1 , (W/L)2 , . . . estão
conectados em série, a resistência equivalente em série é obtida da expressão: [1]
Rserie
=
=
=
=
R1 + R2 + . . .
constante constante
+
+ ...
(W/L)1
(W/L)2
1
1
+
+ ...
(W/L)1
(W/L)2
constante
(W/L)eq
(19)
(20)
de onde resulta que
(W/L)eq =
1
1
(W/L)1
+
1
(W/L)2
+ ...
(21)
De forma semelhante, se um conjunto de MOSFET com dimensões (W/L)1 , (W/L)2 , . . . estão conectados em
paralelo, a resistência equivalente em série é obtida da expressão: [1]
(W/L)eq = (W/L)1 + (W/L)2 + . . .
(22)
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Projecto 1
19
Nas figuras 10 e 11 apresentam-se exemplos de como resultará o dimensionamento dos transistores para as portas
lógicas NAND4 e NOR4, respectivamente.
.
Figura 10:
Dimensionamento adequado de um
aporta lógica NOR de 4 entradas [1]
2.6
Figura 11:
Dimensionamento adequado de um
aporta lógica NAND de 4 entradas [1]
Tecnologia CN20
Neste trabalho, o layout dos dispositivos lógicos será realizado segundo as regras da Orbit Semiconductor 2.0 µ doublepoly, double-metal, n-well process. A consulta destas regras pode ser realizada em [2].
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3
Projecto 1
20
Desenvolvimento
3.1
Tabela de Verdade
A tabela de verdade que permite caracterizar os circuitos combinatórios a conceber est apresentada na tabela 1. Nela
pode verificar-se que se irá trabalhar com três entradas e com cinco saı́das 9 .
I2
I1
I0
O0
O1
O2
O3
O4
0
0
0
0
1
0
1
1
0
0
1
1
1
1
1
1
0
1
0
0
1
1
1
1
0
1
1
0
0
1
1
1
1
0
0
0
0
0
1
1
1
0
1
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
Tabela 1: Tabela de verdade para o circuito lógico com as entradas I0 , I1 , I2 e com as saı́das O0 , O1 , O2 , O3 e O4
9 Neste
trabalho decidi para cada saı́da apresentar um circuito, não tentando encontrar termos comuns entre as saı́das por forma a
reduzir o número de circuitos isolados necessários para definir a tabea de verdade apresentada.
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3.2
Projecto 1
21
Mapas de Karnaugh e Expressões Minimizadas
Antes de se iniciar com a elaboração do esquema de cada circuito capaz de caracterizar cada uma das saı́das
{O0 , O1 , O2 , O3 , O4 } em função das entradas {I0 , I1 , I2 } há que obter a expressão mı́nima associada a cada saı́da.
Para tal recorre-se aos Mapas de Karnaugh que permitem obter a minimização das expressões associadas a cada saı́da.
O desenvolvimento dos Mapas de Karnaugh será realizada obtendo-se o resultado sob a forma SOP Sum Of Products.
I1 I0
I2
00
01
11
10
0
0
1
0
0
1
0
0
0
0
.
O0 = I2 · I1 · I0
Tabela 3: Expressão Minimizada para a saı́da O0
Tabela 2: Mapa de Karnaugh para a saı́da O0
I1 I0
I2
00
01
11
10
0
1
1
0
1
1
0
0
0
0
.
O1 = I2 · (I1 + I0 )
Tabela 5: Expressão Minimizada para a saı́da O1
Tabela 4: Mapa de Karnaugh para a saı́da O1
I1 I0
I2
00
01
11
10
0
0
1
1
1
1
0
0
0
0
Tabela 6: Mapa de Karnaugh para a saı́da O2
.
O2 = I2 · (I1 + I0 )
Tabela 7: Expressão Minimizada para a saı́da O2
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Projecto 1
I1 I0
I2
00
01
11
10
0
1
1
1
1
1
1
0
0
0
.
O3 = I2 + I1 · I0
Tabela 9: Expressão Minimizada para a saı́da O3
Tabela 8: Mapa de Karnaugh para a saı́da O3
I1 I0
I2
00
01
11
10
0
1
1
1
1
1
1
1
0
0
Tabela 10: Mapa de Karnaugh para a saı́da O4
.
O4 = I2 + I1
Tabela 11: Expressão Minimizada para a saı́da O4
22
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3.3
Projecto 1
23
Obtenção das Expressões Booleanas da Pull Up Network e Pull Down Network
dos Circuitos Associados a cada Saı́da
Por forma a poder identificar correctamente as variáveis de entrada nos circuitos e as configurações das Pull Up
Network e Pull Down Network temos de rearranjar a forma como escrevemos as equações booleanas apresentadas na
secção 3.2 (página 18). Desta forma iremos obter as sequintes equações boolenas apresentadas na tabela 12.
Saı́da
Expressão Mı́nima
Expressão para a
Expressão para a
Variáveis de
En-
Pull Down Network
Pull Up Network
trada no circuito
CMOS
O0
I2 · I1 · I0
I0 + I1 + I2
I2 · I1 · I0
I0 , I1 , I2
O1
I2 · (I1 + I0 )
I0 · I1 + I2
I2 · (I1 + I0 )
I0 , I1 , I2
O2
I2 · (I1 + I0 )
I0 · I1 + I2
I2 · (I1 + I0 )
I0 , I1 , I2
O3
I2 + I1 · I0
(I0 + I1 ) · I2
I2 + I1 · I0
I0 , I1 , I2
O4
I2 + I1
I1 · I2
I2 + I1
I1 , I2
Tabela 12: Tabela com as expressões mı́nimas obtidas pelos mapas de karnaugh, expressões associadas a cada Pull
Down Network e Pull Up Network de cada circuito lǵico CMOS para cada uma das saı́das
3.4
Circuitos Associados a cada Saı́da
Tendo como base o referido na secção 2.4, página 13, no que se refere sobre na Pull Down Network e na Pull Up
Network cada uma usar dispositivos que em paralelo formam a função lógica OR , e que em série formam a função
lógica AND [1], vamos obter para cada uma das funções lógicas associadas às saı́das anteriormente obtidas os seguintes
circuitos CMOS :
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3.4.1
Projecto 1
Circuito CMOS para a Saı́da O0
Figura 12: Circuito CMOS para a saı́da O0
24
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3.4.2
Projecto 1
Circuito CMOS para a Saı́da O1
Figura 13: Circuito CMOS para a saı́da O1
25
Circuitos Integrados Digitais, 2006/2007
3.4.3
Projecto 1
Circuito CMOS para a Saı́da O2
Figura 14: Circuito CMOS para a saı́da O2
26
Circuitos Integrados Digitais, 2006/2007
3.4.4
Projecto 1
Circuito CMOS para a Saı́da O3
Figura 15: Circuito CMOS para a saı́da O3
27
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3.4.5
Projecto 1
Circuito CMOS para a Saı́da O4
Figura 16: Circuito CMOS para a saı́da O4
28
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3.4.6
Projecto 1
29
(Sub)Circuito CMOS para o Inversor
Igualmente, tendo em consideração de que algumas entradas surgem negadas, sendo por isso sujeitas ao processamento
realizado pelo inversor lógico, há a necessidade de determinar os tempos de propagação do inversor lógico utilizado,
cujo esquema em SPICE e simbolo são apresentados nas figuras 17 e 18, respectivamente.
Figura 17: Circuito CMOS para o inversor utilizado
Figura 18: Sı́mbolo do inversor utilizado
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4
4.1
Projecto 1
30
Resultados Obtidos
Comportamento Lógico
Antes de se apresentarem os resultados obtidos em relação às respostas do circuitos apresentados em na secção
3.4 (página 20), convém referir a configuração utilizada para definir cada pulso gerado pelas fontes de tensão. As
configurações usadas no SPICE são apresentadas na tabela 13:
Entrada
Initial
Final
Ten-
Ten-
sion/V
sion/V
I0
0
5
I1
0
I2
0
Delay/s
Rise
Fall
Pulse
Period /s
Time/s
Time/s
Width/s
0.1n
0.1n
0.1n
5n
10n
5
0.1n
0.1n
0.1n
10n
20n
5
0.1n
0.1n
0.1n
20n
40n
Tabela 13: Tabela com as configurações introduzidas nos geradores de pulsos correspondentes a I0 , I1 e I2
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Para o Inversor
Projecto 1
Figura 19: Resposta do inversor (figura 17) em função da entrada I0
31
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Para a saı́da O0
Projecto 1
Figura 20: Resposta do circuito da figura 12 em função das entradas I0 , I1 e I2
32
Circuitos Integrados Digitais, 2006/2007
Para a saı́da O1
Projecto 1
Figura 21: Resposta do circuito da figura 13 em função das entradas I0 , I1 e I2
33
Circuitos Integrados Digitais, 2006/2007
Para a saı́da O2
Projecto 1
Figura 22: Resposta do circuito da figura 14 em função das entradas I0 , I1 e I2
34
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Para a saı́da O3
Projecto 1
Figura 23: Resposta do circuito da figura 15 em função das entradas I0 , I1 e I2
35
Circuitos Integrados Digitais, 2006/2007
Para a saı́da O4
Projecto 1
Figura 24: Resposta do circuito da figura 16 em função das entradas I1 e I2
36
Circuitos Integrados Digitais, 2006/2007
4.2
Projecto 1
37
Tempos de Propagação LOW - HIGH e HIGH - LOW : Nı́vel 1
Para o Inversor
Figura 25: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do inversor (figura 17) em
Nı́vel 1
Figura 26: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do inversor (figura 17) em
Nı́vel 1
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Projecto 1
38
Para a saı́da O0
Figura 27: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 12 em
Nı́vel 1
Figura 28: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 12 em
Nı́vel 1
Circuitos Integrados Digitais, 2006/2007
Projecto 1
39
Para a saı́da O1
Figura 29: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 13 em
Nı́vel 1
Figura 30: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 13 em
Nı́vel 1
Circuitos Integrados Digitais, 2006/2007
Projecto 1
40
Para a saı́da O2
Figura 31: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 14 em
Nı́vel 1
Figura 32: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 14 em
Nı́vel 1
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Projecto 1
41
Para a saı́da O3
Figura 33: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 15 em
Nı́vel 1
Figura 34: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 15 em
Nı́vel 1
Circuitos Integrados Digitais, 2006/2007
Projecto 1
42
Para a saı́da O4
Figura 35: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 16 em
Nı́vel 1
Figura 36: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 16 em
Nı́vel 1
Circuitos Integrados Digitais, 2006/2007
4.3
Projecto 1
43
Tempos de Propagação LOW - HIGH e HIGH - LOW : Nı́vel 2
Para o Inversor
Figura 37: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do inversor 17 em Nı́vel 2
Figura 38: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do inversor 17 em Nı́vel 2
Circuitos Integrados Digitais, 2006/2007
Projecto 1
44
Para a saı́da O0
Figura 39: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 12 em
Nı́vel 2
Figura 40: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 12 em
Nı́vel 2
Circuitos Integrados Digitais, 2006/2007
Projecto 1
45
Para a saı́da O1
Figura 41: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 13 em
Nı́vel 2
Figura 42: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 13 em
Nı́vel 2
Circuitos Integrados Digitais, 2006/2007
Projecto 1
46
Para a saı́da O2
Figura 43: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 14 em
Nı́vel 2
Figura 44: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 14 em
Nı́vel 2
Circuitos Integrados Digitais, 2006/2007
Projecto 1
47
Para a saı́da O3
Figura 45: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 15 em
Nı́vel 2
Figura 46: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 15 em
Nı́vel 2
Circuitos Integrados Digitais, 2006/2007
Projecto 1
48
Para a saı́da O4
Figura 47: Pontos usados para a determinação do Tempo de Propagação HIGH - LOW do circuito da figura 16 em
Nı́vel 2
Figura 48: Pontos usados para a determinação do Tempo de Propagação LOW - HIGH do circuito da figura 16 em
Nı́vel 2
Circuitos Integrados Digitais, 2006/2007
5
Projecto 1
Layouts
Salienta-se que o inversor utilizado é o já existente na
biblioteca WCN20 do LASI versão 6.0.
.
Figura 50: layout da saı́da O0
Figura 49: layout do inversor
49
Circuitos Integrados Digitais, 2006/2007
Projecto 1
.
Figura 51: layout da saı́da O1
Figura 52: layout da saı́da O2
50
Circuitos Integrados Digitais, 2006/2007
Projecto 1
.
Figura 53: layout da saı́da O3
Figura 54: layout da saı́da O4
51
Circuitos Integrados Digitais, 2006/2007
Projecto 1
Figura 55: layout de todas as células e inversores
52
Circuitos Integrados Digitais, 2006/2007
Projecto 1
53
Como introduzir as medidas dos vários elementos apresentados em cada layout , directamente nas figuras iria
conduzir a alguma diminuição da clareza presente em cada layout , apresenta-se na tabela 14 as medidas usadas em
cada elemento, nas diferentes células.
No entanto, destacam-se as seguintes medidas associadas a ementos comuns em todas as células apresentadas na
secção 5:
• Todos os contactos apresentados têm as dimensões de W × L = 2µm × 2µm;
• Todos os quadrados de área activa usados para definir as regiões de GND e de VDD têm as dimensões de
W × L = 6µm × 6µm;
• Em todas as células, as medidas da pista de metal que cobre as regiões de GND e de VDD são de W × L =
variavel × 7µm;
• Todos os gates de todos os transistores apresentados têm uma largura de L = 2µm;
• Todas as pistas de metais que cobrem os contactos que estão sitados sobre zonas activas têm a largura de
L = 4µm;
Célula
Inversor
Zona p+
Zona n+
W/µm × L/µm
W/µm × L/µm
Usou-se o inversor existente no LASI 6
saı́da O0
(164 × 35)
(35 × 6)
saı́da O1
(36 × 27) e (36 × 16)
(24 × 27) e (6 × 16)
saı́da O2
(36 × 27) e (36 × 16)
(24 × 27) e (6 × 16)
saı́da O3
(72 × 26) e (16 × 17)
(12 × 26) e (12 × 16)
saı́da O4
(36 × 27)
(24 × 27)
Tabela 14: Tabela com as dimensões W e L de cada zona activa utilizada nas várias células
Circuitos Integrados Digitais, 2006/2007
6
Projecto 1
54
Cálculos
6.1
Cálculos Tempos de Propagação Esperados
Com base nas equações (14), (15) e (17), vamos obter os resultados apresentados a seguir, usando os seguintes valores
para as constantes:
kp = µ · Cox
=
4.5494 × 10−5 (V · Ω)−1
WN MOSmin
=
6 × 10−6 m
LN MOSmin
=
2 × 10−6 m
Vt
N MOS
=
0.8756 V
Vt
P MOS
=
−0.8889 V
Cj
P MOS
=
3.2456 × 10−4 F
Cj
N MOS
=
1.0375 × 10−4 F
LDE
=
7 × 10−6 m
VDD
=
5V
Para qualquer circuito que apresentado anteriormente (secção 3.4, página 20) o dimensionamento dos transistores
MOSFET estão de acordo com o referido na secção 2.5, página 14, desta forma a resistência R a utilizar é:
RN MOS
=
=
RP MOS
R
1
4.5494 × 10−5 ·
W
L
· (VDD − |Vt |)
1
4.5494 ×
10−5
·
6×10−6
2×10−6
· (5 − 0.8756
)Ω
= 1.7765 × 10+3 Ω
1
=
−5
4.5494 × 10 · W
L · (VDD − |Vt |)
1
=
)Ω
6×10−6
−5
4.5494 × 10 · 2×10−6 · (5 − 0.8889
= 1.7827 × 10+3 Ω
RP MOS + RN MOS
= 1.7796 × 10+3 Ω
=
2
Circuitos Integrados Digitais, 2006/2007
Projecto 1
• Para o Inversor
Ctotal =
No X
P MOS
µp
· WN MOSmin · Cj
µn
No X
N MOS
WN MOSmin · Cj
j=1
P MOS
N MOS
· LDE · F actor de Escalaj +
· LDE · F actor de Escalaj
j=1
⇔ Ctotal
=
1 · 3 · 6 × 10−6 · 3.2456 × 10−4 · 7 × 10−6 · 1
+
1 · 6 × 10−6 · 1.0375 × 10−4 · 7 × 10−6
=
4.5252 × 10−14 F
tp
= ln(2) · R · Ctotal
= 0.6931 · 1.7796 × 10+3 · 1.2268 × 10−13
= 5.5820 × 10−11 s = 0.056 ns
• Para a Saı́da O0
Ctotal =
No X
P MOS
µp
· WN MOSmin · Cj
µn
No X
N MOS
WN MOSmin · Cj
j=1
P MOS
N MOS
· LDE · F actor de Escalaj +
· LDE · F actor de Escalaj
j=1
⇔ Ctotal
=
1 · 3 · 6 × 10−6 · 3.2456 × 10−4 · 7 × 10−6 · 3
+
3 · 6 × 10−6 · 1.0375 × 10−4 · 7 × 10−6
=
1.3576 × 10−13 F
tp
= ln(2) · R · Ctotal
= 0.6931 · 1.7796 × 10+3 · 1.2268 × 10−13
= 1.6746 × 10−10 s = 0.167 ns
55
Circuitos Integrados Digitais, 2006/2007
Projecto 1
• Para a Saı́da O1
Ctotal =
No X
P MOS
µp
· WN MOSmin · Cj
µn
No X
N MOS
WN MOSmin · Cj
j=1
P MOS
N MOS
· LDE · F actor de Escalaj +
· LDE · F actor de Escalaj
j=1
⇔ Ctotal
=
3 · 6 × 10−6 · 3.2456 × 10−4 · 7 × 10−6 · 2
+
3 · 6 × 10−6 · 1.0375 × 10−4 · 7 × 10−6
=
9.4862 × 10−14 F
tp
= ln(2) · R · Ctotal
= 0.6931 · 1.7796 × 10+3 · 9.4862 × 10−14
= 1.1701 × 10−10 s = 0.117 ns
• Para a Saı́da O2
Ctotal =
No X
P MOS
µp
· WN MOSmin · Cj
µn
No X
N MOS
WN MOSmin · Cj
j=1
P MOS
N MOS
· LDE · F actor de Escalaj +
· LDE · F actor de Escalaj
j=1
⇔ Ctotal
=
3 · 6 × 10−6 · 3.2456 × 10−4 · 7 × 10−6 · 2
+
3 · 6 × 10−6 · 1.0375 × 10−4 · 7 × 10−6
=
9.4862 × 10−14 F
tp
= ln(2) · R · Ctotal
= 0.6931 · 1.7796 × 10+3 · 9.4862 × 10−14
= 1.1701 × 10−10 s = 0.117 ns
56
Circuitos Integrados Digitais, 2006/2007
Projecto 1
• Para a Saı́da O3
Ctotal =
No X
P MOS
µp
· WN MOSmin · Cj
µn
No X
N MOS
WN MOSmin · Cj
j=1
P MOS
N MOS
· LDE · F actor de Escalaj +
· LDE · F actor de Escalaj
j=1
⇔ Ctotal
=
3 · 6 × 10−6 · 3.2456 × 10−4 · 7 × 10−6 · 3
+
4 · 6 × 10−6 · 1.0375 × 10−4 · 7 × 10−6
=
1.4011 × 10−13 F
tp
= ln(2) · R · Ctotal
= 0.6931 · 1.7796 × 10+3 · 1.4011 × 10−13
= 1.7283 × 10−10 s = 0.173 ns
• Para a Saı́da O4
Ctotal =
No X
P MOS
µp
· WN MOSmin · Cj
µn
No X
N MOS
WN MOSmin · Cj
j=1
P MOS
N MOS
· LDE · F actor de Escalaj +
· LDE · F actor de Escalaj
j=1
⇔ Ctotal
=
3 · 6 × 10−6 · 3.2456 × 10−4 · 7 × 10−6 · 2
+
2 · 6 × 10−6 · 1.0375 × 10−4 · 7 × 10−6
=
9.0504 × 10−14 F
tp
= ln(2) · R · Ctotal
= 0.6931 · 1.7796 × 10+3 · 1.4011 × 10−13
= 1.1164 × 10−10 s = 0.112 ns
57
Circuitos Integrados Digitais, 2006/2007
6.2
Projecto 1
58
Tempos de Propagação Nı́vel 1
Porta
tempos10
Inversor
Saı́da O0
Saı́da O1
Saı́da O2
Saı́da O3
Saı́da O4
tteorico
0.0560 ns
0.1670 ns
0.1170 ns
0.1170 ns
0.1730 ns
0.1120 ns
tinicio
HL
*
15.252 ns
35.252 ns
25.254 ns
35.252 ns
15.253 ns
10.252 ns
tf inal
HL
*
15.523 ns
36.600 ns
25.868 ns
36.738 ns
15.585 ns
10.500 ns
tp
*
0.2710 ns
1.3480 ns
0.6140 ns
1.4860 ns
0.3320 ns
0.2480 ns
HL
tinicio
LH
*
20.152 ns
30.152 ns
40.154 ns
20.152 ns
40.153 ns
40.152 ns
tf inal
LH
*
20.671 ns
31.276 ns
40.423 ns
20.744 ns
40.685 ns
40.603 ns
tp
LH
*
0.5190 ns
1.1240 ns
0.2690 ns
0.5920 ns
0.5320 ns
0.4510 ns
tp
medio1
0.3950 ns
1.2360 ns
0.4415 ns
1.0390 ns
0.4320 ns
0.3495 ns
tp
LH +tp HL
=
2
*
tinicio
HL
**
15.309 ns
35.990 ns
25.440 ns
35.690 ns
15.331 ns
10.326 ns
tf inal
HL
**
15.523 ns
36.600 ns
25.868 ns
36.738 ns
15.585 ns
10.500 ns
tp
**
0.2140 ns
0.6100 ns
0.4280 ns
1.0480 ns
0.2540 ns
0.1740 ns
HL
tinicio
LH
**
20.276 ns
30.856 ns
40.268 ns
20.307 ns
40.387 ns
40.341 ns
tf inal
LH
**
20.671 ns
31.276 ns
40.423 ns
20.744 ns
40.685 ns
40.603 ns
tp
LH
**
0.3950 ns
0.4200 ns
0.1550 ns
0.4370 ns
0.2980 ns
0.2620 ns
tp
medio2
0.3045 ns
0.5150 ns
0.2915 ns
0.7425 ns
0.2760 ns
0.2180 ns
tp
LH +tp HL
2
=
**
Tabela 15: Tabela com os valores obtidos dos sinais apresentados nas figuras 25 a 36 e resultados dos tempos de
propagação
* Cálculo considerando o pico de tensão ** Cálculo não considerando o pico de tensão
Circuitos Integrados Digitais, 2006/2007
6.3
Projecto 1
59
Tempos de Propagação Nı́vel 2
Porta
tempos11
Inversor
Saı́da O0
Saı́da O1
Saı́da O2
Saı́da O3
Saı́da O4
tteorico
0.056 ns
0.167 ns
0.117 ns
0.117 ns
0.173 ns
0.112 ns
tinicio
HL
*
5.2519 ns
35.252 ns
25.254 ns
35.252 ns
15.253 ns
10.252 ns
tf inal
HL
*
5.5231 ns
36.597 ns
25.869 ns
36.739 ns
15.585 ns
10.499 ns
tp
*
0.2712 ns
1.3450 ns
0.6150 ns
1.4870 ns
0.3320 ns
0.2470 ns
HL
tinicio
LH
*
10.152 ns
30.152 ns
40.154 ns
20.152 ns
40.153 ns
40.152 ns
tf inal
LH
*
10.683 ns
31.279 ns
40.424 ns
20.742 ns
40.686 ns
40.603 ns
tp
LH
*
0.5310 ns
1.1270 ns
0.2700 ns
0.5900 ns
0.5330 ns
0.4510 ns
tp
medio1
0.4011 ns
1.2360 ns
0.4425 ns
1.0385 ns
0.4325 ns
0.3490 ns
tp
LH +tp HL
=
2
*
tinicio
HL
**
5.3100 ns
35.990 ns
25.445 ns
35.696 ns
15.333 ns
10.326 ns
tf inal
HL
**
5.5231 ns
36.597 ns
25.869 ns
36.739 ns
15.585 ns
10.499 ns
tp
**
0.2131 ns
0.6070 ns
0.4240 ns
1.0430 ns
0.2520 ns
0.1730 ns
HL
tinicio
LH
**
10.256 ns
30.855 ns
40.286 ns
20.308 ns
40.386 ns
40.342 ns
tf inal
LH
**
10.683 ns
31.279 ns
40.424 ns
20.742 ns
40.686 ns
40.603 ns
tp
LH
**
0.4270 ns
0.4240 ns
0.1380 ns
0.4340 ns
0.3000 ns
0.2610 ns
tp
medio2
0.3201 ns
0.5155 ns
0.2810 ns
0.7385 ns
0.2760 ns
0.2170 ns
tp
LH +tp HL
2
=
**
Tabela 16: Tabela com os valores obtidos dos sinais apresentados nas figuras 37 a 48 e resultados dos tempos de
propagação
* Cálculo considerando o pico de tensão ** Cálculo não considerando o pico de tensão
Circuitos Integrados Digitais, 2006/2007
6.4
Projecto 1
60
Frequências de Funcionamento Nı́vel 1
Porta
frequência
1
Inversor
Saı́da O0
Saı́da O1
Saı́da O2
Saı́da O3
Saı́da O4
17.8571 GHz
5.9880 GHz
8.5470 GHz
8.5470 GHz
5.7803 GHz
8.9286 GHz
f=
tteorico
f=
1
p medio1
2.5316 GHz
0.8091 GHz
2.2650 GHz
0.9625 GHz
2.3148 GHz
2.8612 GHz
f=
1
p medio2
3.2841 GHz
1.9417 GHz
3.4305 GHz
1.3468 GHz
3.6232 GHz
4.5872 GHz
Tabela 17: Tabela com os das frequências de funcionamento dos circuitos referidos com base nos valores mencionados
na tabela 15
6.5
Frequências de Funcionamento Nı́vel 2
Porta
frequência
1
Inversor
Saı́da O0
Saı́da O1
Saı́da O2
Saı́da O3
Saı́da O4
17.8571 GHz
5.9880 GHz
8.5470 GHz
8.5470 GHz
5.7803 GHz
8.9286 GHz
f=
tteorico
f=
1
p medio1
2.4931 GHz
0.8091 GHz
2.2599 GHz
0.9629 GHz
2.3121 GHz
2.8653 GHz
f=
1
p medio2
3.1245 GHz
1.9399 GHz
3.5587 GHz
1.3541 GHz
3.6232 GHz
4.6083 GHz
Tabela 18: Tabela com os das frequências de funcionamento dos circuitos referidos com base nos valores mencionados
na tabela 16
Circuitos Integrados Digitais, 2006/2007
7
Projecto 1
61
Discussão dos Resultados
Com base na tabela de verdade (tabela 1), e nos resultados obtidos para o comportamento lógico dos circuitos
apresentados nas figuras 20, 21, 22, 23 e 24 podemos concluir que em termos da resposta lógica os circuito estão
correctamente concebidos, pois as saı́das apresentam respostas conforme o desejado e apresentado na tabela 1. Apesar
de não serem apresentados os resultados lógicos para o nı́vel 1, estes são iguais aos do nı́vel 2.
Antes de se discutir sobre os valores obtidos para os tempos de propagação, é de salientar que apesar de se ter
utilizado um inversor para produzir as entradas negadas, para os cálculos dos tempos de propagação usaram-se as
entradas não negadas, assumindo que o sinal negado é tal como se fosse produzido por uma fonte de pulsos ideal, não
existindo nesta situação o atraso provocado pelo inversor.
Observando os resultados obtidos para os tempos de propagação apresentados na tabela 15 verificamos que os
tempos de propagação obtidos através da simulação do SPICE são (tp
medio1
e tp
medio2 )
são todos superiores aos
correspondentes tempos de propagação teóricos. Apesar de ser ter utilizado o nı́vel 1 para o número de parâmetro a
utilizar nos MOSFET pelo SPICE (menor número de parâmetros que no nı́vel 2) fazendo com que os cálculos sejam
menos rigorosos, estes valores estão ainda muito afastados dos valores teŕicos.
Observando os resultados obtidos para os tempos de propagação apresentados na tabela 16 verificamos que os
tempos de propagação obtidos através da simulação do SPICE são (tp
medio1
e tp
medio2 )
são todos superiores aos
correspondentes tempos de propagação teóricos. Mesmo sendo utilizado o nı́vel 2 para o número de parâmetro a
utilizar nos MOSFET pelo SPICE (maior número de parâmetros que no nı́vel 1) fazendo com que os cálculos sejam
mais rigorosos, estes valores estão ainda muito afastados dos valores teóricos.
Com base no discutido nos dois parágrafos anteriores, podemos assumir que temos de considerar que os cálculos
teóricos são muito simplificados, pois o número de factores em causa para o cálculo dos mesmos é inferior aos número
de parâmetros utilizados pelo SPICE. Até porque além de termos cálculos simplificados (com base no número de
parâmetros em causa) há que salientar outros factores que não são considerados nestes cálculos teóricos, como situações
em que a resposta de um dado componente um comportamento não linear, todos os condensadores intrinsecos presentes
no modelo (ver figura 5) e como a sequência lógica dos sinais de entrada podem alterar o tempo de resposta do circuito,
precisamente pela sequência das capacidades intrı́nsecas carregas e por carregar variar.
Comparando os valores apresentados nas tabelas 15 e 16 verificamos que ao aumentar o nı́vel de parâmetros em
causa no cálculo por parte do SPICE aumentamos a fiabilidade do modelo considerado pelo SPICE e vamos obter
cálculos mais precisos. Todavia, verifica-se que em algumas portas o aumento do nı́vel de factores veio a diminuir os
tempos de propagação médio, enquando noutros casos, o nı́vel 1 apresenta valores de tempos de propagação iguais
(para o número de algarismos significativos considerados) ou inferiores.
Com base na diferença entre os valores dos tempos de propagação teóricos e os obtidos através do SPICE, não os
surpreenderá que teoricamente a frequência máxima de funcionamento dos circuitos apresente valores maiores do que
quando consideramos os valores obtidos por simulação (ver tabelas 17 e 18).
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Tendo em consideração que a equação (17) depende do número de transistores conectados directamente à saı́da,
nalgumas situações a disposição dos transistores irá influenciar o valor teórico da capacidade total vista da saı́da e
consequentemente o correspondente tempo de propagação.
Se agora considerarmos as ordens de grandeza entre os valores teóricos e os valores obtidos por simulação para os
nı́veis 1 e 2, verificamos que a variação entre os valores teóricos e os simulados não é sistemática, ou seja constante.
Nas tabelas 15 e 16 é possivel verificar situação em que os tempos de propagação obtidos por simulação chegam a ser
cerca de 7 vezes superiores aos valores teóricos (por exemplo, no caso do inversor e da saı́da O2 nas tabelas 15 e 16),
a situações onde os valores simulados são apenas o dobro dos valores teóricos como no caso das saı́das O1 , O3 e O4
em ambas as tabelas, para o cálculo dos tempos de propagação em que não se considera o pico de tensão.
Um exemplo de tal situação é o que ocorre com os circuitos apresentados nas figuras 13 e 14, onde neste caso na
Pull Up Network apenas um transistor PMOS está directamente conectado à saı́da. Se nesta Pull Up Network os
blocos forem trocados, teriamos os transistores M3 e M6 em contacto directo com a saı́da, o tempo de propagação
iria aumentar pois teriamos mais um PMOS de dimensões
W =36µm
L=2µm
e a capacitância intrı́nseca seria mais um facto
a incrementar o tempo de propagação. Por sua vez, no circuito apresentado na figura 15, na Pull Down Network
verifica-se que a escolha da disposição não foi a mais adequada pois temos os MOSFET M9 e M10 em contacto directo
com a saı́da em vez de termos apenas o MOSFET M10. Este estudo não foi realizado em termos de cálculo teórico,
mas a simples análise da equação (17) permite chegar a esta conclusão.
Se observarmos os tempos de propagação obtidos por simulação, verificamos que mesmo tendo em consideração
que a dimensão dos transistores é a adequada, tal como referido na secção 2.5, página 14, verificamos que os valores
obtidos para os tempos tp
HL
e tp
LH
apresentados nas tabelas 15 e 16 não são iguais, ao contrário do que se esperava.
Mais uma vez podemos associar esta situação à sequência de entrada em funcionamento dos MOSFET nas Pull Up
Network e nas Pull Down Network , dado que a sequência de entrada em funcionamento dos MOSFET irá influenciar
os valores dos tempos de propagação.
Um melhoramento a considerar neste trabalho será de gerar os sinais negados através de fontes de tensão ideais,
removendo a presença dos inversores. Neste trabalho, assumiu-se que a presença destes não tinha uma presença
significativa nos tempos de propagação das portas, apenas por uma questão de simplicidade de cálculo, no entanto,
observando os valores simulados pelo SPICE (para ambos os nı́veis) verificamos que, pela ordem de grandeza dos
tempos de propagação dos inversores, estes não devem ser negligenciados.
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Conclusões
Com base no referido na discussão podemos concluir que o modelo usado para os cálculos teóricos é um modelo muito
simplificado pois apresenta valores afastados dos obtidos pelo SPICE quer utilizando o nı́vel 1 ou o nı́vel 2 (em qualquer
dos casos o número de parâmetro em uso é maior do que no modelo teórico utilizado).
Comparando os valores apresentados nas tabelas 15 e 16 verificamos que ao aumentar o nı́vel de parâmetros em
causa no cálculo por parte do SPICE, verificamos que para os cálculos em questão, os nı́veis 1 ou 2 permitem a
obtenção de valores próximos entre si, todavia, afastados dos valores teóricos.
Concluimos igualmente que, independentemente do nı́vel usado na simulação os valores obtidos para os tempos
tp
HL
e tp
LH
apresentados nas tabelas 15 e 16 não são iguais, ao contrário do que se esperava.
Com base na equação (17) podemos verificar que a forma como é estruturada a Pull Up Network e/ou a Pull Down
Network assim o valor do tempo de propagação (equação 15) é afectado.
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Bibliografia
Referências
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0-19-514252-7
[2] Baker, R. Jacob; Boyce, David E.; Li, Harry W.; CMOS Circuit Design, Layout and Simulation; IEEE Press Series
on Microelectronic Systems; John Wiley and Sons; 1998; ISBN 0-7803-3416-7
[3] Floyd, Thomas L.; Digital Fundamentals - International Edition; 8a edição; 2003; Prentice Hall; ISBN 0-13-0464112