Aula 07 Circuitos lógicos com transistor de passagem

Aula 07
Circuitos lógicos com transistor de passagem
Uma estratégia relativamente simples para implementar funções
lógicas emprega combinações em série e em paralelo de chaves que são
controladas por variáveis lógicas de entrada para conectar nós de
entrada a nós de saída, como mostra a figura A.7.1.
Figura A.7.1 Portas conceituais empregando lógica por transistor de
passagem: a) duas chaves contraoladas por B e C em série e uma
variável de entrada A executa a função lógica Y = ABC. b) Quando
ligadas em paralelo, a função implementada é Y = A(B+C).
Cada uma das chaves pode ser implementada por um transistor
NMOS simples (figura A.7.2 a)) ou por um par de transistor MOS
complementar conectados em uma configuração de porta de
transmissão CMOS (figura A.7.2 b)). O resultado é uma forma simples
de circuito lógico que é particularmente interessante para algumas
funções lógicas especiais.
Figura A.7.2 Duas formas possível de implementar as chaves: a) Um
simples transistor NMOS e b) Uma porta de transmissão CMOS.
Esse tipo de lógica é conhecido por lógica por transistor de
passagem (pass-transistor logic – PTL) pelo fato de empregar
transistores MOS em caminhos em série da entrada para saída a fim de
transmitir ou bloquear a passagem de um dado sinal. Outro nome
alternativo desta lógica é lógica por porta de transmissão.
Embora simples, os circuitos lógicos por transistor de passagem
têm de ser projetados com atenção. Adiante, estudaremos os princípios
básicos de projetos desses circuitos e daremos alguns exemplos de
aplicação.
Projeto de PTL
Para projetar portas PTL um requisito essencial é necessário
assegurar. Devemos garantir que todos os nós do circuito tenham a todo
instante um caminho de baixa resistência, seja para VDD, seja para o
terra. A figura A.7.3 a) mostra esta situação, onde se B estiver em nível
lógico baixo o nó Y estará em alta impedância.
A figura A.7.3 b) mostra como isso pode ser contornado, ao custo
de adicionarmos mais uma chave comandada pela entrada B barrada.
Figura A.7.3 Um requisito básico em PTL é que qualquer nó deve a
qualquer instante ter um caminho de baixa impedância. Tal situação
não existe em a) quando B está em nível baixo. Isto é resolvido em b)
por meio da chave extra S2.
Operação do transistor NMOS como chave
Como pode ser observado implementar circuito PTL apenas com
transistor NMOS resulta em um boa economia de área e, assim,
menores capacitâncias. Entretanto existe um preço no desempenho
estático e dinâmico do circuito resultante.
Considere a figura A.7.4 onde é mostrado o transistor NMOS Q
utilizado como chave que conecta um nó de entrada com tensão vI ao
um nó de saída. A capacitância total entre o nó de saída e o terra está
representada por C. Desejamos analisar a operação do circuito a partir
do instante (t=0) em que a tensão de entrada passa de 0 a VDD .
Admitimos que inicialmente o capacitor está descarregado e, portanto, a
tensão de saída seja zero. O substrato esta ligado ao terra e não mais a
fonte.
Figura A.7.4 Operação do transistor NMOS como uma chave na
implementação de circuitos PTL.
Quando vI estiver em nível lógico alto, o transistor operará no
modo de saturação e fornecerá uma corrente iD para carregar o
capacitor, dada por:
1
2
iD = k n (VDD − vO − VT )
2
(A.7.1)
onde kn = k’n(W/L), e VT é determinado pelo efeito de corpo, uma vez
que a fonte está em uma tensão vO que passa a ser a tensão de corpo,
portanto,
VT = VT 0 + γ
(
vO + 2φ f − 2φ f
)
(A.7.2)
onde VT0 é a tensão de limiar para VSB =0; é um parâmetro físico com
(2φf) tipicamente de 0,6 V; e γ é um parâmetro de processo dado por
γ=
2qN Aε s
COX
(A.7.3)
onde q é carga do elétron (1,6 x 10-19C), NA é a concentração de
dopantes do substrato tipo p e εs é a permissividade do silício (11 x ε0 =
11,7 x 8,854 x 10-14 =1,04 x 10-12 F/cm). O parâmetro γ tem dimensões
de √V e tipicamente vale 0,4 V1/2.
Portanto, inicialmente (em t = 0), VT= VT0 e a corrente iD é
relativamente grande. Entretanto, como C vai sendo carregado e vo vai
crescendo, VT aumentará e iD diminuirá. Assim o processo de
carregamento será relativamente lento. Um fato mais grave ainda a ser
observado na equação (A.7.2) é que iD se reduz a zero quando vO
alcança (VDD-VT). Dessa maneira, a tensão de saída não será igual a
VDD; na verdade, ela será menor por uma parcela VT e, no pior caso, o
valor de VT pode ser de 1,5 a 2 vezes VT0).
O efeito de corpo além de reduzir a margem de ruído, tem outro
efeito prejudicial: considere o caso quando o nó de saída esta conectado
à entrada de um inversor CMOS complementar (ver figura A.7.3). O
baixo valor de VOH pode fazer com o transistor Q4 do inversor de carga
conduza e, conseqüentemente dissipando uma potência estática.
A figura A.7.5 mostra a operação dinâmica da porta PTL. O
atraso na propagação pode ser determinado como o tempo necessário
para que vO alcance VDD/2. Este atraso pode ser determinado de forma
semelhante ao inversor CMOS complementar e será ilustrado adiante
em um exemplo.
Na figura A.7.6 mostramos o circuito da chave NMOS quando vI
passa subitamente de VDD para 0 V. Supondo que, inicialmente, vO =
VDD. Portanto, em t = 0+ , o transistor conduz e opera na região de
saturação, e como agora a fonte e o dreno tem papeis trocado não
haverá efeito de corpo e VT permanecerá constante. Como C descarrega,
vO diminui e o transistor entra na região triodo em vO = VDD - VT. O
capacitor é descarregado inteiramente dentro da região triodo. Portanto
o transistor permite ter VOL = 0, ou seja, o transistor transmite bem o
zero. O atraso pode ser determinado de forma semelhante ao inversor
CMOS complementar e será ilustrado adiante em um exemplo.
Figura A.7.5 Operação do transistor NMOS como chave na
implementação de circuitos PTL circuitos. Esta análise é para o caso
em que a chave esta fechada.
Figura A.7.6 Operação da chave NMOS quando a entrada está em nível
baixo. Observe que o dreno e a fonte trocam de papeis.
Exemplo A.7.1
Considere o transistor NMOS como chave nos circuitos das
figuras A.7.5 e A7.6 a serem fabricados em uma tecnologia com de
µnCox = 50 µA/V2, µpCox = 20, VTn0 = - VTp0 = VT0 = 1,0 V e VDD = 5 V.
Considere que o transistor tenha a área mínima para essa tecnologia, ou
seja, 4 µm/2 µm, e suponha que a capacitância total entre o nó de saída
e o terra seja C = 50 fF.
a. Para o caso em que vI esteja em nível alto (figura A.7.5), obtenha
VOH.
b. Se a saída alimenta um inversor CMOS com (W/L)p = 2,5 (W/L)n
= 10 µm, obtenha a corrente estática do inversor e sua dissipação
de potência quando a sua entrada for o valor encontrado em a).
Também obtenha a tensão de saída do inversor.
c. Obtenha tPLH.
d. Para o caso em que vI subitamente chaveia de VDD para 0 V
(figura A.7.6), obtenha tPHL.
e. Obtenha tP.
Solução:
a. Para obter VOH, considere a figura A.7.7 VOH é o valor de
vO em que Q para de conduzir,
VDD − VOH − VT = 0 ⇒ VOH = VDD − VT
Figura A.7.7 Cálculo de VOH
Onde VT é o valor da tensão de limiar para uma polarização
reversa do corpo igual a VOH. Utilizando a Equação (A.7.2),
VT = VT 0 + γ
(
vO + 2φ f − 2φ f
)
VT = VT 0 + γ
(
VOH + 2φ f − 2φ f
VT = VT 0 + γ
(
VDD − VT + 2φ f − 2φ f
)
)
Substituindo VT0 = 1, γ = 0,5, VDD = 5 e 2φf =0,6, obtemos uma
equação quadrática em VT cuja solução é
VT = 1,6 V
Portanto,
VOH = 3,4 V
Observação:
Uma
perda
razoável
conseqüentemente, na margem de ruído.
na
amplitude
e
b. O inversor de carga terá um sinal de entrada de 3,4 V. Logo,
o transistor QP conduzirá uma corrente de
1
2
iDP = k n (VDD − vO − VT )
2
1
10
2
iDP = × 20 × (5 − 3,4 − 1) = 18µA
2
2
Note: A saída VOH precisaria ser no mínimo VT para que
o Transistor QP não conduzisse.
Assim, a dissipação de potência estática do inversor será
PD = VDD x iDP = 5,0 V x 18 µA = 90 µW
A tensão de saída do inversor pode ser obtida notando-se que QN
operará na região triodo. Equacionando de forma que sua corrente seja
igual à de QP (18 µA) resulta,
1 

iDN = iDP = k n (vI − VT )vO − vO2 
2 

Substituindo os valores de kn = k`n(W/L) = 50.(5/2,5) = 100 µA/V2, vI =
VOH = 3,4 V e VT = 1,6 V e resolvendo a equação quadrática , resulta
em uma tensão de saída (vO) de 0,08 V.
c. Para determinar tPLH, vamos usar o método em que o tempo
de descarga até a tensão VDD/2 é aproximado supondo uma
corrente média descarregando o capacitor C. Assim,
precisamos encontrar a corrente iD em t = 0 (em que vO = 0
V, VT = VT0 = 1 V) e em t = tPHL como segue:
1
2
iD (0) = k n (VDD − vO − VT )
2
1
4
2
iD (0) = × 50 × (5 − 0 − 1) = 800 µA
2
2
em t = tPHL o VT agora é dado por
VT = VT 0 + γ
(
)
vO + 2φ f − 2φ f
(
)
VT = 1 + 0,5 2,5 + 0,6 − 0,6 = 1,49V
Portanto
[
1
2
iD (t PLH ) = k n (VDD − vO − VT )
2
[
]
]
1
4
2
iD (t PLH ) = × 50 × (5 − 2,5 − 1,49 ) = 50µA
2
2
Podemos agora calcular a corrente de descarga média como
iD
AV
=
800 + 50
= 425µA
2
e tPLH pode ser encontrado como
t PLH
C (VDD / 2) 50 × 10 −15 × 2,5
=
=
iD AV
425 × 10 −6
tPLH = 0,29 ns
d. Para determinação de tPHL considere o circuito da figura
A.7.8. observe que, nesse caso, VT permanece constante em
VT0. A corrente de dreno em t = 0 será dada por:
Figura A.7.8 Determinação de tPHL
1
2
iD (0) = k n (VDD − vO − VT )
2
1
4
2
iD (0) = × 50 × (5 − 0 − 1) = 800 µA
2
2
Em t = tPHL, Q estará operando na região de triodo e, portanto,
1 

iD (t PHL ) = k n (vI − VT )vO − vO2 
2 

1 
V

iD (t PHL ) = k n (VDD − VT ) DD − VDD2 
2 2 

4
1
2
iD (t PHL ) = 50 × (5 − 1) × 2,5 − (2,5)  = 690µA
2
2

Assim, a corrente de descarga média será dada por
iD
AV
=
800 + 690
= 740µA
2
e tPHL pode ser determinado por
t PLH
C (VDD / 2) 50 × 10 −15 × 2,5
=
=
iD AV
740 × 10 −6
tPLH = 0,17 ns
e. A determinação de tp é imediata
tP = ½(tPLH+ tPHL) = ½(0,29+0,17) = 0,23ns
O exemplo acima mostra claramente o problema de perda de sinal
e seu efeito prejudicial na operação do inversor que serve como carga.
Algumas técnicas têm sido desenvolvidas para restaurar o nível da
tensão de saída para VDD. Duas dessa técnicas são:
1. Baseada na construção do circuito;
2. Baseada na tecnológica de processamento.
1) Técnica baseada na construção do circuito
A figura A.7.9 a abordagem na forma da construção de circuito.
Nesse caso, Q1 é um transistor de passagem controlado pela entrada B.
O nó de saída da rede PTL está conectado à entrada de um inversor
complementar formado por QN e QP. O transistor PMOS QR cujo
terminal de porta é controlado pela tensão de saída do inversor, vO2, foi
introduzido no circuito.
Figura A.7.9 O uso do transistor QR, conectado através de uma malha
de realimentação em torno do inversor CMOS, para restaurar o nível
VOH, produzido por Q1, para VDD.
Vamos analisar esse circuito. Note que, quando a tensão vO1
estiver em nível lógico baixo (no terra), vO2 estará em nível igual a VDD
e QR estará cortado. Entretanto, se vO1 estiver em nível alto, mas abaixo
de VDD, a saída do inversor estará em nível baixo e QR estará
conduzindo e fornecendo uma corrente para carregar C até VDD. Esse
processo cessará quando vO1 = VDD, isto é, quando a tensão de saída
estiver restaurada em seu nível adequado.
Convém destacar que, apesar de a descrição da operação do
circuito da figura A.7.9 ser relativamente direta, a presença do
transistor QR acaba fechando uma malha de realimentação positiva a
redor do inversor CMOS e, portanto, a operação é muito mais
complicada do que parece, especialmente durante os transistórios. A
análise detalhada não será feita já que foge ao escopo deste curso.
2) Técnica baseada no processo tecnológico
A outra técnica para corrigir ou minimizar a perda no nível alto do
sinal de saída da chave (VOH) está baseada em uma solução tecnológica.
Lembrando que a perda no valor de VOH é igual a VTn. Portanto
podemos reduzir a perda utilizando um valor menor de VTn para a chave
NMOS. Podemos inclusive eliminar toda a perda utilizando-se
dispositivos com VTn = 0 Esses dispositivos com tensão de limiar nula
podem ser fabricado utilizando-se implantação iônica para controlar o
valor de VTn e são conhecidos com dispositivos naturais.
Exercício:
Faça uma simulação utilizando um dispositivos com VTn
reduzidos para observar que a perda no nível lógico alto pode ser
aceitável.
Utilização da porta de transmissão como chave
Um melhora substancial, do desempenho tanto estática como
dinâmico é obtido quando utilizamos chaves de transmissão CMOS. A
porta de transmissão utiliza um par de transistores conectados em
paralelo. Atua como uma excelente chave, com possibilidade de fluxo
de corrente bidirecional em toda excursão da alimentação e exibindo
uma resistência que é quase constante para uma larga faixa de tensões
de entrada.
A figura A.7.10 mostra uma chave tipo porta de transmissão no
uso de circuitos PTL.
Figura A.7.10 Operação da porta de transmissão como chave em
circuitos PTL com a) vI alto e b) vI baixo.
Na próxima aula faremos uma análise de circuitos utilizando
chave de transmissão.