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Prozessintegration und Bauelementearchitekturen
Prozessintegration und Bauelementearchitekturen Einleitung Überblick über die Silicium-Technologie CMOS-Technik Bipolar und BiCMOS - Technik Speicher – Grundlagen – Dynamische Speicherzelle (DRAM) – Statische Speicherzelle (SRAM) – Nichtflüchtige Speicher (NVM) Leistungsbauelemente Aufbau- und Verbindungstechnik Ausbeute und Zuverlässigkeit Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 1 Speicher - Grundlagen Übersicht über Speicherbauelemente – ROM- (read only memory) Zellen: Speicherzellen, die nur gelesen werden können. Das Programmieren bzw. Löschen ist bei einigen Zellen Chip- oder Blockweise möglich: • ROM (read only memory): maskenprogrammierter Speicher • EPROM (erasable programmable ROM): lösch- und programmierbarer ROM (Löschen mit UV, Schreiben elektrisch) • EEPROM (electrically ereasable programmable ROM) : elektrisch lösch- und programmierbarer ROM – RAM- (random access memory) Zellen: Zellen mit freiem Zugriff, jede einzelne Zelle kann gelesen, programmiert oder gelöscht werden: • • • • DRAM (dynamic RAM): dynamischer Speicher SRAM (static RAM): statischer Speicher FRAM (oder FeRAM): ferroelektrischer Speicher (nichtflüchtig) MRAM : magnetoresistiver Speicher (nichtflüchtig) Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 2 Speicher - Grundlagen Einteilung der Speicherbauelemente Speicherbauelemente flüchtige Speicher SRAM DRAM El. Rückkopplung Ladungsspeicherung Lehrstuhl Elektronische Bauelemente nichtflüchtige Speicher EPROM EEPROM FLASH Ladungsspeicherung ROM Verschaltung FRAM MRAM Polarisation Magnetfeld Universität Erlangen-Nürnberg 3 Speicher - Grundlagen Eigenschaften der verschiedenen Speicherbauelemente DRAM SRAM ROM EPROM EEPROM Flash FRAM MRAM Speichertyp flüchtig flüchtig nichtf nichtf. nichtf. nichtf. nichtf. nichtf. Lesegeschwindigkeit mäßig hoch hoch mäßig mäßig mäßig mäßig mäßig Schreibgeschwindigkeit mäßig hoch - langsam sehr langsam langsam mäßig mäßig Lesefestigkeit gut gut gut gut gut gut mäßig gut Informationsspeicherung Zusätzliche Prozessschritte schlecht schlecht gut mäßig mäßig gut mäßig mäßig gut ja/nein ja/nein nein ja ja ja ja ja Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 4 Speicher - Übersicht Grundlagen Dynamische Speicherzelle (DRAM) Statische Speicherzelle (SRAM) Nichtflüchtige Speicher (NVM) Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 5 Speicher - DRAM Patent der DRAM-Speicherzelle von Robert Dennard, IBM, Yorktown Heights, NY(1967) www.computerworld.com Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 6 Speicher - DRAM Schaltbild (a) und schematischer Querschnitt (b) einer DRAMSpeicherzelle Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 7 Speicher - DRAM DRAM-Zelle und DRAM-Zellenfeld – Eine DRAM-Zelle besteht aus • • • • Kondensator Transistor Bitleitung und zwei Wortleitungen Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 8 Speicher - DRAM Funktionales DRAM-Speichermodell • Din • Dout – Kontrollsignale Refresh-Logik – Ein- & Ausgänge Reihendecoder • Reihen • Spalten Reihenadresse – Adressen Speichermatrix • Read / Write • Chip Select – Versorgung • Vdd • Erde Dout Din Spaltendecoder – Refresh Read / Write Spaltenadresse Chip Select näheres s. Vorlesung „Entwurf Integrierter Schaltungen“ (Prof. Glauert) Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 9 Speicher - DRAM DRAM-Speicher (16 MBit) – Blockgröße 56 kBit – 64 Reihen – 4096 Spalten – Zugriffszeit 60 ns Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 10 Speicher - DRAM Schreib- und Speichervorgang Bitleitung 5V Wortleitung Kondensator 9V Bitleitung +2,5 V 0V Wortleitung Kondensator 9V Schreiben einer “1" --- Wortleitung Kondensator 0V +2,5 V 5V -2,5 V Bitleitung +2,5 V 0V 5V -2,5 V Schreiben einer “0" -2,5 V Speichern einer “1" – Der Transistor wird durch Anlegen der Schaltspannung an die Wortleitung durchgeschalten, der Speicherknoten wird auf 5 V bzw. 0 V gesetzt. – Nach Abschalten der Wortleitung bleibt die Ladung am Kondensator erhalten – Aufgrund von Leckströmen muss die Speicherinformation nach einiger Zeit gelesen und neu gespeichert werden (refresh) Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 11 Speicher - DRAM Lesevorgang („folded bitline“-Konzept) – Vor dem Lesevorgang wird die Bitleitung und die Referenzbitleitung auf Ub=UDD/2 aufgeladen – An die Wortleitung der Zelle wird die Schaltspannung angelegt, der Transistor schaltet durch – Ein Verstärker ermittelt die Spannungsdifferenz )Ub zwischen der Bitleitung und der Referenzbitleitung (typ. 100-200 mV) – Nach jedem Lesevorgang muss die Information neu gespeichert werden Lehrstuhl Elektronische Bauelemente U DD 1 2 1 + Cb Cs Cb>>Cs ∆U b = Cb: Kapazität der Bitleitung Cs: Speicherkapazität Universität Erlangen-Nürnberg 12 Speicher - DRAM Refresh-Vorgang – Ablauf • • • • Aufladen der Bitleitung und der Referenzbitleitung Aktivierung der Wortleitung Anschalten des Leseverstärkers Zurückschreiben des Ergebnisses – Abstand zwischen Refresh-Zyklen: 2-6 ms (pro Zelle) – Refresh-Dauer • Ein Zyklus für jede Zelle einer Reihe • Unabhängige Blöcke können gleichzeitig aufgefrischt werden, aber • nicht alle Blöcke dürfen gleichzeitig aufgefrischt werden – zu hohe Leistungsaufnahme → Temperatur – zu hoher Strom → Störungen auf der Betriebsspannung Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 13 Speicher - DRAM Anforderungen an die DRAM-Zelle – Ausreichend lange Ladungserhaltung („retention time“) • Die Leckströme der Kondensatorzelle müssen minimal sein – Ausreichend großes Lesesignal („transfer ratio“) • Die Spannungsänderung ist von der Speicherkapazität Cs und der Kapazität der Bitleitung Cb abhängig – Unempfindlichkeit gegen Alpha-Teilchen („soft error“) • Alpha-Teilchen führen durch Generation von Elektron-Loch-Paaren zur Löschung der Speicherladung – Kondensatormaterialien: SiO2 (ε = 3,9) ONO: Si-Oxid-Nitrid-Oxid (ε . 7) Ta2O5 (ε . 35) BST: (BaxSr1-x)Ti1+yO3+z (ε . 200-400) Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 14 Speicher - DRAM Soft-Error durch hochenergetische Teilchen Speichern einer “1” Speichern einer “0” Bitleitung --- Wortleitung 0V Kondensator +2,5 V – Herkunft von hochenergetischen Teilchen: • Atmosphärische Strahlung (Neutronen, Protonen) Energie: bis 1000 MeV • α-Partikel aus radioaktiven Materialien im Gehäuse (238U, 232Th, 210Po) Energie: bis 20 MeV Wortleitung 0V Kondensator +2,5 V 5V 0V "-Teilchen – Wirkung: Veränderung von Speicherinhalten -2,5 V "-Teilchen -2,5 V 0V 0V “0” Lehrstuhl Elektronische Bauelemente Bitleitung --- “1” => “0” Universität Erlangen-Nürnberg 15 Speicher - DRAM Ausführungsformen der Speicherkondensatoren Speicherknoten Gegenelektrode Substrat als Gegenelektrode Wortlinie Vergrabener Kontakt Transistor über Kondensator Grabenkondensator Planarer Kondensator Stapelkondensator Gestapelter Grabenkondensator Flossenkondensator Lehrstuhl Elektronische Bauelemente Oxidkragen zwischen Wanne und Kondensator Kronenkondensator Dreidimensionaler Kondensator Hoch-ε Kondensator Universität Erlangen-Nürnberg 16 Speicher - DRAM DRAM-Entwicklungstrends und Anforderungen 1M 4M 16 M 64 M 256 M 1G 4G 16 G Produktionsjahr 1986 1989 1992 1995 1998 2001 2004 2007 Lithographie, nm 436 g-Linie 436 g-Linie 365 i-Linie 365 i-Linie 248 KrF 248 KrF 193 ArF 193 ArF Speicherkapazität, fF 50-70 50-70 30-40 30-40 30-40 30-40 30-40 30-40 Zellengröße (µm²) 11 4 1,8 0,6 0,25 0,135 0,049 0,025 Refresh-Zeit, ms 4 16 64 64-128 128256 256512 5121024 10242048 Betriebsspannung, V 5 5 3,3 3,3 2,2 1,6 1,1 0,8 Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 17 Speicher - DRAM DRAM-Entwicklung: Shrink Relative Chipgröße Um den Preisverfall von DRAM-Chips zu kompensieren, werden die Strukturgrößen jährlich reduziert, was zu geringeren Chipgrößen führt und damit zu mehr Chips pro Scheibe ermöglicht Jahr Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 18 Speicher - DRAM DRAM mit Plattenkondensator: – Querschnitt einer 1 Mb-Speicherzelle Metallisierung Planarisierung Passivierungsschicht Bitleitung Wortleitung direkter Kontakt Plattenkondensator Transfertransistor Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 19 Speicher - DRAM DRAM mit Grabenkondensator LOCOS-Isolation Wannen-Herstellung Graben-Ätzen Graben-Dotierung Speicher Dielektrikum Poly-Abscheidung Transistor-Herstellung Metallisierung Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 20 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte I – Oxidation, Dotierung – Nitridabscheidung hochdotiertes Si Nitrid Padoxid SiliciumSubstrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 21 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte II – Lithographie – Ätzen Nitrid/Oxid hochdotiertes Si Nitrid Padoxid SiliciumSubstrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 22 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte III – Lack entfernen – Grabenätzung Nitrid hochdotiertes Si Padoxid SiliciumSubstrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 23 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte IV – Dotierung im Graben Nitrid hochdotiertes Si Padoxid SiliciumSubstrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 24 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte V – Oxidation bzw. Abscheidung des Kondensatordielektrikums dielektrische Schicht Nitrid Padoxid hochdotiertes Si SiliciumSubstrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 25 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte VI – Abscheidung Polysilicium dielektrische Schicht Polysilicium Nitrid Padoxid hochdotiertes Si SiliciumSubstrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 26 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte VII – Rückätzen Polysilicium dielektrische Schicht Polysilicium Nitrid Padoxid hochdotiertes Si SiliciumSubstrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 27 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte VIII – Ätzen Kondensatordielektrikum dielektrische Schicht Polysilicium Nitrid Padoxid hochdotiertes Si SiliciumSubstrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 28 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte IX – Planarisieren – Ätzen Oxid Polysilicium dielektrische Schicht hochdotiertes Si SiliciumSubstrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 29 Speicher - DRAM DRAM mit Grabenkondensator: – Aufbau und Querschnitt der 4 Mb-Speicherzelle von Siemens Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 30 Speicher - DRAM DRAM mit Grabenkondensator (stacked in trench): – 16 Mb-Speicherzelle (Siemens) Metallisierung 1 Metallisierung 2 Bitleitung direkter Kontakt Planarisierung Wortleitung Transfertransistor Gestapelter Kondensator im Graben Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 31 Speicher - DRAM DRAM mit Grabenkondensator mit vergrabener Substratplatte (buried plate trench, BPT) – Verwendung von schnelleren n-KanalTransistoren – Höheres Rauschen der n-Kanal-Transistoren wird durch Vorspannung der p-Wanne auf -1 V reduziert – Bildung der vergrabenen Platte durch Ausdiffusion aus den Gräben Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 32 Speicher - DRAM DRAM mit SPT-Grabenkondensator (substrat plate trench): 4 Mb-DRAM von IBM • Speicherknoten: Polysilicium • Dielektrikum: ONO • Gegenelektrode: p+-Substrat • „Strap“: p-Epi Kontakt Bitleitung Recessed LOCOSIsolation • Zellengröße: 11,3 µm² • Maskenschritte: 13 Passive Wortleitung Strap Wortleitung p+ n-Wanne Mit Poly-Si gefüllter Graben p+-Substrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 33 Speicher - DRAM DRAM mit SPT-Grabenkondensator (substrat plate trench): – 4 Mb Zelle von IBM Problem: Trench-Gate-induzierter Diodenleckstrom p+ p+ Grabendielektrikum n-Wanne p+-Poly p+-Substrat Trench-Gate-induzierter Diodenleckstrom Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 34 Speicher - DRAM DRAM mit Grabenkondensator (SPT): 16 Mb-DRAM von IBM Kontakt Bitleitung Passive Wortleitung – MINT-Zelle (merged isolation and node trench) STI Strap – Vertikale Isolation zwischen Wanne und Kondensator durch Oxidkragen (collar) – STI anstelle der LOCOSIsolation Lehrstuhl Elektronische Bauelemente Wortleitung n-Wanne Kragen (Collar) Mit Poly-Si gefüllter Graben p+-Substrat Universität Erlangen-Nürnberg 35 Speicher - DRAM DRAM mit Grabenkondensator (SPT): Herstellung der „Strap“-Verbindung p+ diffundierter Speicherknoten n-Wanne • Poly-Silicium-Abscheidung • Ausdiffusion • Poly-Si Strukturierung Abscheidung von intrinsischem Poly-Si p+ diffundierter Speicherknoten n-Wanne Intrinsisches Poly-Si Si3N4 SiO2 p+ Poly-SiGrabenauffüllung Intrinsisches Poly-Si Si3N4 SiO2 p+ Poly-SiGrabenauffüllung Ausdiffusion von Bor p+-Poly-Si p+ diffundierter Speicherknoten n-Wanne Selektives Ätzen Lehrstuhl Elektronische Bauelemente Si3N4 SiO2 p+ Poly-SiGrabenauffüllung Universität Erlangen-Nürnberg 36 Speicher - DRAM DRAM mit Grabenkondensator (SPT): Daten Modell p+ n-Wanne p+-Substrat p+ Poly USSubstrate in A Problem: Vertikaler p-KanalTransistor führt zu Leckströmen (GIDL – gate induced drain leakage) Dünnes Gateoxid flacher Kragen mittlerer Kragen tiefer Kragen UG in V Abhängigkeit des Leckstroms von der Tiefe des „Collars“ Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 37 Speicher - DRAM DRAM mit Grabenkondensator: Strap 64 Mb-DRAM von IBM Bitleitung – BPT-Zelle (buried plate trench) Kontakt ohne Barriere Passive Wortleitung – Reduzierter Platzbedarf für den Bit-Line-Kontakt Wortleitung n+ p-Wanne STI Lehrstuhl Elektronische Bauelemente Mit Poly-Si gefüllter Graben n Kragen (Collar) Universität Erlangen-Nürnberg 38 Speicher - DRAM DRAM mit Grabenkondensator: Vergrabenes Strap 256 Mb-DRAM von IBM Bitleitung – BEST-Zelle (buried trench): Passive Wortleitung Kontakt strap ohne Barriere – Vergrabener Kontakt (buried strap) des Transistors mit dem Kondensator Wortleitung n+ p-Wanne Kragen (Collar) STI Lehrstuhl Elektronische Bauelemente n Mit Poly-Si gefüllter Graben Universität Erlangen-Nürnberg 39 Speicher - DRAM DRAM mit Grabenkondensator: Zellenstruktur und -größe für die (a) 4 Mb-Zelle (b) 16 Mb-Zelle (MINT) (c) 64 Mb-Zelle (BPT) (d) 256 Mb-Zelle (BEST) von IBM Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 40 Speicher - DRAM Entwicklung der DRAM-Speicherzellen bei IBM Mb Probleme Verwendete Technologie Form 1 Hohe Defektdichte bei planaren Kondensatoren ONO SpeicherknotenIsolator Tiefe Grabenkondensatoren oder Stapelkondensatoren oberhalb der SiOberfläche 4 Ein vertikaler p-FET entsteht, da die Zelle in einer Wanne sitzt LOCOS isoliert den Graben vom benachbarten aktiven Bereich, um parasitäre Seitenwandströme zu vermeiden Tiefe Grabenkondensatoren 16 Der für die dicke Oxidisolation geplante Bereich verbraucht den Platz für den Speicherkondensator Oxidkragen verhindert ungewollte Verbindungen zwischen Transistor und Graben 100 nm dicker Oxidkragen Der Graben kann jetzt zwischen den Transistoren untergebracht werden 64 PMOS ist langsamer als NMOS p-Wanne (NMOS) BPT (buried plate trench) 256 PMOS ist langsamer als NMOS vergrabenes Strap mit Seitenwandkontakt an einem Rand des Speichergrabens BEST (buried strap trench) Erhöhung der Kapazität durch dünneres Dielektrikum+ Platte auf Udd/2, um die Feldstärke im Diel. zu reduzieren Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 41 Speicher - DRAM DRAM mit Grabenkondensator auf SOI-Material 1) Bit-Line 2) Word-Line 3) Drain 4) Source 5) Isolator 6) Kondensatorplatte 7) Kondensatordielektrikum 8) Speicherelektrode 9) Silicium-Substrat Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 42 Speicher - DRAM DRAM mit Stapelkondensator: Aufbau und Herstellungsschritte Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 43 Speicher - DRAM DRAM mit Stapelkondensatoren: Flossen-Kondensator ohne Planarisierung Lehrstuhl Elektronische Bauelemente mit Planarisierung Universität Erlangen-Nürnberg 44 Speicher - DRAM DRAM mit Stapelkondensatoren: Kronen-Kondensator Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 45 Speicher - DRAM DRAM mit Stapelkondensatoren: Kronen-Kondensator Mehrfacher Kronen-Kondensator Lehrstuhl Elektronische Bauelemente Rau-Silicium-Kronen-Kondensator Universität Erlangen-Nürnberg 46 Speicher - DRAM DRAM mit Stapelkondensatoren: Kronen-Kondensator – Herstellung des MehrfachKronen-Kondensators Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 47 Speicher - DRAM Vergleich zwischen Graben- (Trench-) und Stapel- (Stack-) Kondensator Stapelkondensator Grabenkondensator + kompatibel mit hoch ε-Schichten + wenig Substratdefekte + planarer Chip möglich + kompatibel mit “embedded”- DRAM - Erhöhung der Kondensatorfläche - starke Topographie, schwieriger Ätz- / Abscheideprozess für Kontaktlöcher - nicht mit hoch ε-Schichten kompatibel - schwieriger Ätzprozess der Gräben Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 48 Speicher - DRAM Vergleich zwischen Graben- (Trench-) und Stapel- (Stack-) Kondensator: Prozessablauf Passivierung Passivierung Metallisierung Metallisierung Passivierung Stapelkondensator Bitleitung Metallisierung Bitleitung Transistoren Transistoren Transistoren Isolation Isolation Isolation Wannen Wannen Wannen Grabenkondensator CMOS DRAM mit Stapelkondensator Lehrstuhl Elektronische Bauelemente DRAM mit Grabenkondensator Universität Erlangen-Nürnberg 49 Speicher - DRAM Ausblick: Speicherzelle mit hoch g-Material (BST) Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 50 Speicher - Übersicht Einleitung Dynamische Speicherzelle (DRAM) Statische Speicherzelle (SRAM) Nichtflüchtige Speicher (NVM) – – – – ROM EPROM, EEPROM, Flash-EEPROM FRAM (FeRAM) MRAM Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 51 Speicher - SRAM Prinzip: – Rückgekoppelte Schaltung von zwei Invertern (Flip-Flop) – Zwei Transistoren zum Schreiben / Lesen des Speicherinhalts – Im Inverterkreis bleibt die Information nach Ausschalten der WL erhalten WL 1 WL BL Lehrstuhl Elektronische Bauelemente BL 1 Universität Erlangen-Nürnberg 52 Speicher - SRAM Schaltbild (a) und Layout (b) einer SRAM-Zelle mit 6 Transistoren p p n n n n Schaltbild Layout alternativ: Lasttransistor Problem: Flächenbedarf Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 53 Speicher - SRAM 4-Transistor SRAM Speicherzelle Wortleitung Wortleitung Last Zugriff Zugriff Bitleitung Bitleitung Treiber Vorteil der 6-Transistor-Zelle: niedrigere Leckströme Nachteil der 4-Transistor-Zelle: höherer Platzbedarf → 6-Transistor-Zelle mit Dünnfilm-Transistoren Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 54 Speicher - SRAM SRAM-Speicherzelle mit Dünnfilm- (TFT-) Transistoren: – Querschnitt und Herstellungsschritte für TFT-Transistoren – Vorteil: geringere Fläche Kanal vom Poly-Si PMOS-TFT Source SiO2 Gateelektroden vom Poly-Si PMOS-TFT Metallisierung Drain Ucc Gateelektroden vom Substrat-Si MOS Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 55 Speicher - Übersicht Einleitung Dynamische Speicherzelle (DRAM) Statische Speicherzelle (SRAM) Nichtflüchtige Speicher (NVM) – – – – ROM EPROM, EEPROM, Flash-EEPROM FRAM (FeRAM) MRAM Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 56 Speicher - Nichtflüchtige Speicher Bisher – Dynamische Speicher • Informationsdauer im ms-Bereich • Regelmäßiges Auffrischen (Refresh) – Statische Speicher • Information stabil bis zum Abschalten der Spannung Jetzt – Nichtflüchtige Speicher • Information bleibt auch nach Abschalten der Spannung erhalten • Unterschiedliche Programmierung • Anwendung → Boot-ROM → PDAs, Handys, Digitalkameras, ... Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 57 Speicher - Nichtflüchtige Speicher Grundtypen – Maskenprogrammierbare Speicher • „Programmierung“ bei Fertigung (ROM) – Anwenderprogrammierbare Speicher • • • • UV-löschbare Speicher (EPROM) Elektrisch löschbare Speicher (EEPROM, Flash-EEPROM) Ferroelektrische Speicher (FRAM, FeRAM) Magnetoresistive Speicher (MRAM) Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 58 Speicher - Nichtflüchtige Speicher BL 1 Maskenprogrammierbare Speicher (ROM) – Verschiedene Herstellungsmöglichkeiten • Programmierung durch unterschiedliches Feldoxid (früh im Herstellungsprozess) • Einsatzspannung (Implantation) • Kontaktlöcher im Metall Reihendecoder WL 1 Ein Transistor als Speicherzelle Speicherinhalt wird bei der Herstellung festgelegtSource Kostengünstig bei großen Stückzahlen WL 2 Vorbereitung der gemeinsamen Prozessschritte Reihenadresse – – – – BL 2 Speichermatrix Dout Din Spaltendecoder Read Spaltenadresse Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg Chip Select 59 Speicher - Nichtflüchtige Speicher Maskenprogrammierbare Speicher – Programmierung durch unterschiedliches Feldoxid • Maske: Definition der aktiven Gebiete bzw. Feldoxid – Dünnes Oxid (Gateoxid)= ´1´ – Dickes Oxid (Feldoxid)= ´0´ • Flächenvergleich (2 µm-Technologie): – ROM: – DRAM: – SRAM: 62 µm² 85 µm² 550 µm² – Programmierung durch Änderung der Einsatzspannung (Implantation) • Implantation von Bor → Transistor ist immer abgeschaltet • Vorteil: Programmierung findet deutlich später im Prozess statt Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 60 Speicher - Nichtflüchtige Speicher Maskenprogrammierbare Speicher – Programmierung durch Kontaktlöcher – Beispiel: Doppel-Poly-Zelle • Poly 1: Wortleitung (Gate-Poly) • Poly 2: Verbindung von Metall und Drain • Metall: Bitleitung BL 1 BL 2 WL 1 Source WL 2 kontaktiert nicht kontaktiert Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 61 Speicher - Nichtflüchtige Speicher EPROM, EEPROM und Flash-EEPROM-Zelle: Prinzip – MOS-Transistor mit zweiter Gateelektrode (Floating Gate) zwischen Gatekontakt (Control Gate) und Kanalbereich – Auf dem Floating Gate kann Ladung gespeichet werden, wodurch sich die Einsatzspannung des Transistors verschiebt „1“ „0“ – Verfahren zur Programmierung: • heiße Elektronen • Tunnelstrom durch das Oxid ID ID(„1“) Steuergate Source Floating Gate Drain ∆UT ∆UT=Q/CFC ID(„0“) UT0 Lehrstuhl Elektronische Bauelemente 5V UT Universität Erlangen-Nürnberg UDS 62 Speicher - Nichtflüchtige Speicher EPROM, EEPROM und Flash-EEPROM-Zelle: Aufbau – EPROM (Erasable Programmable Read-Only-Memory) • Programmierung über CHE (Channel Hot Electron) • Löschung über UV-Licht (nur kompletter Chip) – EEPROM (Electrically Erasable Programmable Read-Only-Memory) • Programmierung und Löschung über Fowler-Nordheim-Tunneln – Flash-EEPROM • Programmierung über CHE oder FN-Tunneln • Löschung über FN-Tunneln Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 63 Speicher - Nichtflüchtige Speicher VG Passivierung EPROM-Programmierung Zwischen-Poly Dielektrikum Gateoxid Schreiben n+ Source n+ Drain p-Si VD > 0 VG>VT>0 UV-Licht VD > 0 e- e- e- e- e- e- Source Control Gate Floating Gate Poly 2 Poly 1 Löschen VG>VT>0 e- n+ VD p-Si n+ Drain ElektronenTunnel Lehrstuhl Elektronische Bauelemente n+ Source n+ p-Si Drain ElektronenTunnel Universität Erlangen-Nürnberg 64 Einleitung - Bauelemente Integrierter Schaltungen Flash-Zelle I: Aufbau UG Passivierung Zwischen-Poly Dielektrikum Gateoxid n+ Source n- UD Poly 2 Control Gate Poly 1 Floating Gate n+ p-Si Drain Transistor mit sog. „floating gate“ (Bereich zwischen Gate und Kanal), wo negative Ladung gespeichert werden kann, die die Einsatzspannung des Transistors verschiebt Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 65 Einleitung - Bauelemente Integrierter Schaltungen Flash-Zelle II: Programmieren und Löschen Programmieren (Schreiben einer 1) US=0 UG>UT(Tunneln)>0 UD=5 V Löschen (Schreiben einer 0) UG=-11 V US=0 e- e- e- en+ Source e- e- e- ee- n- offen p-Si n+ Drain ElektronenTunnel Lehrstuhl Elektronische Bauelemente n+ Source en- n+ p-Si Drain ElektronenTunnel Universität Erlangen-Nürnberg 66 Einleitung - Bauelemente Integrierter Schaltungen Flash-Zelle III: Auslesen Wenn am floating gate keine Ladungen vorhanden sind: Transistor schaltet ein, Drainspannung wird 0 – Zustand „0“ Auslesen UD=5 V, US=0 UT(Tunneln)>UG>0 + nn+ Source n- dann wird gemessen n+ p-Si Wenn am floating gate Ladungen vorhanden sind: Einsatzspannung des Transistors ist erhöht worden, so dass der Transistor nicht einschaltet, Drainspannung bleibt 5 V – Zustand „1“ Drain Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 67 Speicher - Nichtflüchtige Speicher Programmiermechanismen: Fowler-Nordheim-Tunneln Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 68 Speicher - Nichtflüchtige Speicher Programmiermechanismen: Tunneln heißer Elektronen II – Erfordert zum Programmieren eine hohe Drain-SourceSpannung – Hohe Abhängigkeit von der Kanallänge Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 69 Speicher - Nichtflüchtige Speicher Vergleich von CHE und FN Programmiergeschwindigkeit Programmierspannung Leistungsaufnahme Lebensdauer (Zyklen) Wichtigste Prozessgröße Lehrstuhl Elektronische Bauelemente CHE FN hoch niedrig niedrig hoch hoch niedrig besser schlechter Kanallänge Oxiddicke Universität Erlangen-Nürnberg 70 Speicher - Nichtflüchtige Speicher EEPROM-FLOTOX-(FLOating gate Tunneling OXide) Zelle – Schaltbild einer FLOTOX-Zelle • Zusätzlich zur Speicherzelle ist ein Auswahltransistor notwendig • Schreiben: – Große positive Spannung (ca. 15 V) an WL und BL – Steuergate auf 0 V und Source-Leitung offen (floatend) → hohe Spannung über Tunneloxid → Elektronen tunneln aus dem Floating Gate in das n+-Gebiet Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 71 Speicher - Nichtflüchtige Speicher EEPROM-FLOTOX-(FLOating gate Tunneling OXide) Zelle Layout Querschnitt Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 72 Speicher - Nichtflüchtige Speicher Flash-EEPROM-Zellen – Programmierung über CHE oder FN-Tunneln – Löschung immer über FN-Tunneln – Der Ladungsfluss in das Floating Gate ist von der Speicherarchitektur abhängig: • NOR-Zellenfeld: CHE-Zellen und FN-Zellen möglich • NAND-Zellenfeld: nur FN-Zellen möglich Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 73 Speicher - Nichtflüchtige Speicher Speicher-Architekturen: NOR-Architektur – Lesen: • Positive Spannung an Word-Line (unselektierte Word-Lines geerdet) • Messung des Stroms der entsprechenden Bit-Line Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 74 Speicher - Nichtflüchtige Speicher Speicher-Architekturen: NAND-Architektur Die Reihenschaltung der Transistoren ermöglicht keine hohen Drain-SourceSpannungen und somit keine CHEProgrammierung Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 75 Speicher - Nichtflüchtige Speicher Programmieren und Löschen von Flash-EEPROM-Zellen für die NAND-Architektur – Lesen: • Anlegen der Lesespannung an selektierte WL • Einschalten aller unselektierten Transistoren unabhängig vom Speicherzustand durch hohe Spannung an unselektierten WL • Einschalten der SSL und GSL (string bzw. ground select line) und Messung des Stromes über selektierte BL – Programmierung nur über FN-Strom möglich: • Schreiben: Hohe positive Spannung an das Steuer-Gate → Elektronen tunneln vom Substrat in das Floating Gate • Löschen: Hohe positive Spannung an das Substrat → Elektronen tunneln aus dem Floating Gate in das Substrat – Vorteil gegenüber NOR: höhere Integrationsdichte (Einsparen von Kontakten) Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 76 Speicher - Nichtflüchtige Speicher Vergleich der NOR- und NAND-Architektur NOR NAND Bessere Löschen/Schreiben-Festigkeit (>105 Zyklen bei NOR, >104 Zyklen bei NAND) Kleinere Zellen (40%) Schnelles Lesen (100 ns) Langsames Lesen (1 µs) Langsames Schreiben (10 µs) „schnelles“ Schreiben (1 µs) Für Programmcode Für Daten Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 77 Speicher - Nichtflüchtige Speicher FeRAM-Speicherzelle Abbildung aus „Semiconductor International Nov. 1996“ – Informationsspeicherung durch Polarisation einer ferroelektrischen Schicht – Ferroelektrische Schichten: PZT, SBT, (BST) Darstellung der Speicherzelle Lehrstuhl Elektronische Bauelemente REM-Aufnahme Universität Erlangen-Nürnberg 78 Speicher - Nichtflüchtige Speicher Polarisationskurve und Kristallstruktur von Blei-Zirkon-Titanat (PZT) Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 79 Speicher - Nichtflüchtige Speicher Aufbauformen von FRAM-Speicherzellen: – laterale Speicherzelle • Vorteil: einfache Realisierung da geringe Kontaminationsgefahr durch Ferroelektrika • Nachteil: hoher Flächenbedarf Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 80 Speicher - Nichtflüchtige Speicher Aufbauformen von FRAM-Speicherzellen: – vertikale Speicherzelle • Prozessintegration schwierig • noch in der Entwicklungsphase !! Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 81 Speicher - Nichtflüchtige Speicher MRAM-Speicherzelle – Magnetoresistives Material: Dauerhafte Änderung des elektrischen Widerstands durch ein äußeres magnetisches Feld – Informationsspeicherung durch Vergleich zweier Schichten: magnetisch weiche Schicht ist veränderbar, magnetisch harte Schicht ist unveränderbar (Referenz) Lehrstuhl Elektronische Bauelemente http://www.research.ibm.com/resources/news/20001207_ mramimages.shtml Universität Erlangen-Nürnberg 82 Speicher - Nichtflüchtige Speicher MRAM-Speicherzelle – Schreib- und Leseverfahren Video startet auf Mausklick Grafiken und Video von http://www.research.ibm.com/resources/news/20001207_mramimages.shtml Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 83 Speicher - Nichtflüchtige Speicher MRAM-Speicherzelle – Layout (Prototyp) http://www.research.ibm.com/resources/news/20001207_mram images.shtml Lehrstuhl Elektronische Bauelemente Universität Erlangen-Nürnberg 84
