Exp_6 - Divisão de Engenharia Eletrônica do ITA

Laboratório EEA-21 – 1º Semestre de 2012 – 6ª Experiência
Instituto Tecnológico de Aeronáutica - ITA
Divisão de Engenharia Eletrônica
Departamento de Eletrônica Aplicada
Laboratório de EEA-21
6ª Experiência
Análise e síntese de circuitos seqüenciais síncronos
1. Objetivos
a. Familiarização com a implementação de circuitos digitais em proto-board;
b. Familiarização com circuitos seqüenciais síncronos; e
c. Familiarização com a síntese de Contadores e Registradores.
2. Instruções gerais
Para cada um dos tópicos abaixo, observe o que se pede em negrito. Quando a solicitação é da forma:
• “Projete”, espera-se que os alunos projetem os circuitos seguindo algum tipo de especificação
dada. Assim, os cálculos combinacionais, procedimentos de minimização ou outros
mecanismos utilizados para o projeto e o diagrama esquemático final do circuito devem ser
mostrados (constar do relatório).
• “Monte”, espera-se que o circuito dado ou projetado seja montado em proto-board de maneira
organizada, com as entradas e saídas identificadas. Os componentes serão fornecidos pelo
almoxarifado, devendo os mesmos ser retornados após a avaliação dos circuitos pelo instrutor.
• “Simule”, espera-se que seja utilizado um software de captura esquemática para a obtenção dos
resultados. Assim, o diagrama esquemático (no caso de captura esquemática) deve ser
apresentado, bem como o diagrama de temporização contendo as entradas e as saídas.
• “Analise”, espera-se que sejam obtidas as expressões lógicas, tabelas verdade, a partir de um
diagrama esquemático, diagrama de temporização ou outra informação sobre o circuito lógico.
Dessa forma, os procedimentos de análise devem ser mostrados no relatório.
Um breve comentário sobre os resultados, dificuldades ou outras observações são esperados
para todas as tarefas.
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3. Informações úteis
3.1 Arquiteturas Mealy e Moore.
3.2 Exemplo simples de output.
3.3 Síntese de máquinas síncronas
Passos: 1. Fazer o diagrama de transição de estados (Mealy ou Moore);
2. Realizar a minimização de estados;
3. Realizar a codificação de estados;
4. Escolher o elemento de memória (Flip-Flop);
5. Obter as equações de excitação e de saída; e
6. Obter o diagrama lógico.
Arquitetura de máquinas seqüenciais:
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3.4 Material necessário para as montagens:
4 LED; 4 Resistores 330 Ω (ou próximo); CIs 7404, 7408, 7400 e 7476; fios para proto-board; fonte
de +5V; alicate de corte; e proto-board.
4. Montagens:
4.1 Projete, utilizando a técnica de Síntese de Huffman um circuito sequencial síncrono (modelo
Mealy e modelo Moore) com as seguintes especificações: Se a saída Z estiver em nível baixo (0),
a mesma passa para nível alto (1) após detectar 3 níveis altos consecutivos (111) da entrada X. Se
a saída Z estiver em nível alto (1), a mesma passa para nível baixo após detectar nível baixo na
entrada X.
a. Diagramas de estados:
b. Formas de onda:
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Obs.: observe as especificações do FFJK do CI 7476 (flip-flop mestre-escravo com trigger em nível alto)
para chegar às formas de onda mostradas.
c. Tabela de transição de estados:
d. Tabela de transição dos Flip-Flops:
e. Tabela de estados codificados:
f. Equações de excitação e de saída (Utilizando Flip-Flop JK):
Moore
J1  X  Q0
Mealy
J1  X  Q0
J0  X
J 0  X  Q1
K1  X
K1  X
K0  X  Q1
K0  1
Z  Q1  Q0
Z  X  Q1
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g. Diagramas esquemáticos:
Monte os circuitos obtidos e verifique o funcionamento dos mesmos de acordo com as
especificações e as respectivas equações de saída. No relatório, faça uma descrição da tarefa realizada
e apresente os resultados, comentando sobre sua adequação às especificações do projeto.
5. Simulações:
5.1 Projete e Simule em captura esquemática um contador síncrono reversível de módulo 16 e
entrada paralela síncrona. Utilize Flip-Flop D (trigger borda subida) e Portas lógicas.
Mostre a tabela de transição de estados para o contador, os passos para a obtenção das equações
de excitação dos Flip-Flops (entrada D) e o diagrama esquemático obtido.
Obtenha o diagrama de temporização simulando o circuito para as entradas fornecidas no
diagrama a seguir.
dpar
Ep
R
CLK
4
Contador módulo 16
reversível com entrada
paralela síncrona
4




Se R = 0, contagem crescente;
Se R = 1, contagem decrescente;
Se Ep = 0, Q é incrementado (R=0) ou decrementado (R=1)
na borda de subida de CLK;
Se Ep = 1, Q assume o valor dpar na borda de subida de CLK.
Q
5
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5.2 Projete e Simule em captura esquemática um registrador de deslocamento de 4 bits de
deslocamento bidirecional e entrada paralela assíncrona. Utilize Flip-Flop JK (trigger borda
subida), MUX e Portas lógicas.
Mostre com detalhe todos os passos seguidos no projeto, apresentando o circuito final obtido na
forma de diagrama esquemático.
Obtenha o diagrama de temporização simulando o circuito para as entradas fornecidas no
diagrama a seguir.
dser
dpar
4
Ep
R
CLK
Registrador de deslocamento de 4 bits
bidirecional com entrada paralela assíncrona




4
Q
Se Ep = 0:
Se R = 0, deslocamento para a direita, com bit dser
entrando à esquerda;
Se R = 1, deslocamento para a esquerda, com bit d ser
entrando à direita;
Se Ep = 1, Q recebe o valor de dpar, independentemente de
CLK;
5.3 Projete e Simule em captura esquemática a máquina sequencial síncrona minimizada (modelo
MEALY) para examinar duas linhas de dados (X e Y). Quando o circuito encontra a seqüência
101 na linha X e 111 na linha Y, o nível da saída (Z) deve ser alto. Utilize Flip-Flop JK (trigger
borda subida) e Portas lógicas.
Exemplo:
X: 0 1 1 1 0 0 1 0 1 0 1 0 1 0 1
Y: 0 1 1 1 1 0 1 0 1 1 1 1 1 0 1
Z: 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0
Mostre todos os passos indicados no item 3.3.
Obtenha o diagrama de temporização que mostra o funcionamento adequado do circuito. Comente
o resultado obtido, considerando a especificação da máquina no modelo Mealy e a diferença para o caso
de especificação no modelo Moore.
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