Fertigungsgerechtes Design - Fachverband Elektronik

Fertigungsgerechtes Design – dfm
Teil A - Leiterplatte
Fehler und Unklarheiten minimieren - Kosten reduzieren - Termine einhalten
Regionalgruppe Düsseldorf zu Gast bei Ruwel 03.12.2015
Hanno Platz, Firma GED GESELLSCHAFT FÜR ELEKTRONIK UND DESIGN mbH
Ihr Fachverband für Design, Leiterplatten- und Elektronikfertigung
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Fertigungsgerechtes Design - dfm
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Viele Leiterplattendesigns sind nicht fertigungsgerecht
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Die Informationen für die Produktion sind oft unvollständig und nicht eindeutig
Problem: Rückfragen und Verzögerungen sind die Folge
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Der Hersteller muss prozessbedingte Anpassungen an den Daten vornehmen
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Der Hersteller manipuliert aber auch die Daten, um seine Produktion zu vereinfachen
Gefahr: Elektrische Hintergründe kennt der Hersteller nicht, die bleiben dann unberücksichtigt
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Bleifrei-Lötprozesse machen Anpassungen an Footprints und Lötstopplack erforderlich
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Leiterplatten werden komplexer, Problem: Toleranzketten werden enger
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Neue Bauteile erfordern individuelle Anpassungen an Pads und Lötstopplack und Pastendaten
•
Die Anforderung an die Qualifikation des Designers ist drastisch gestiegen
Problem: Dem Arbeitsmarkt stehen nicht genügend gut ausgebildete Designer zur Verfügung
Herausforderung: Die Durchlaufzeiten für Entwicklung schrumpfen, die Lieferzeit werden kürzer
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Bauteile und Footprint
Die Definition der Bauteile erfolgt nach
diversen Kriterien:
Bauteilgeometrie
• Bauteil Gehäuse
• Bauteil Anschlüsse
Toleranzen
Toleranzen
• Umweltbedingungen und Normen
Lötstoppmaske
PCBDesign
Padgeometrie
• Bestücken
• Löten
Technologie, Maschinen
Chemie & Verfahren, Metallurgie
• Anschlusstechnik, Materialauswahl usw.
• Testen
Pastenschablone
Automaten, elektr., optisch, u.a.
• Elektrische Funktion (zB. Isolation, Strom)
• Hochfrequenz Eigenschaften, EMV, HS
Die Optimale Definition der Bauteile-Footprints
ist ausschlaggebend für die produzierbarkeit
und die Qualität der Baugruppe!
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• Thermische Funktion (zB. Entwärmung)
• Reparatur, Service
• Umwelt und Entsorgung
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Symbol für das Layout (PCB Footprint)
Bauteil Mittelpunkt
Gehäusegeometrie
(Bauteilkörper)
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Pad´s
Anschlüsse
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U1
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Component Name
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Land Pattern Definition nach IPC 7351
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Toleranzketten
Restring
Berechnungsmethoden
Tol gesamt = ∑ Einzeltoleranzen
Bohrung
Tol gesamt = Bohrlochversatztol. (+/- 0,05mm)
+ Belichtungstoleranz (Film/ Direktbel.)
Versatz
Leiterbild zu
Bohrloch
Minimaler Restring:
Tol gesamt /2
+ minimale galv. Auflage
+ minimale HAL. Schichtdicke
Toleranzen Leiterbild (panel) + Bohrung + Lötstoppmaske + Bauteilanschlüsse
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Bauteile- und Leiterplattenkomplexität
Epcos DSSP-package
Pitch 220µm
Bottom terminated
component
Quelle: Fa. GED
Mikrobauteile wie CSP, BTC und hochpolige BGAs sind eine
neue Herausforderung für das Leiterplattendesing und die Fertigung
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Beispiel Bauteildruck
Der Leiterplattenhersteller optimiert i.d.R. derartige Designfehler, der Text wird
meisst komplett entfernt oder er wird unlesbar.
Quelle: Fa. Contag
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Beispiel Lötstopplack Freistellung
Fehler in der Definition der Lötstoppmaske können zu Lötproblemen führen,
oder auch zu unzureichender Isolation Zwischen Pads und Leiterzügen
LSL-Freistellung zu groß
LSL-Freistellung zu klein
LSL-Freistellung M1:1
Anpassung erfolgt durch Hersteller,
nach Abstimmung mit Designer
Quelle: Fa. Contag
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Beispiel Kupferlagen, Slivers etc.
Abstandsunterschreitungen von Leiterbahnen zu Pads mit gleichem Potential,
führen in der AOI zu Fehlermeldungen
Quelle: Fa. Contag
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Abstandsunterschreitungen in Flächen
Werden 2 Vias innerhalb eines Kupferpolygons auf einen bestimmten
Abstand zu einander geschoben, so entstehen dazwischen derartige
„Schnurrbärte“. Der Mindestabstand im Kupfer wird unterschritten !
Quelle: Fa. GED
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Abstandsunterschreitungen in Flächen
Wird beispielweise ein Via näher als 0,2mm zu dem Polygon mit
dem gleichen Netzpotential geschoben, so entsteht ein
unzulässig kleiner Abstand, was viele CAD-Systeme nicht als
Fehler erkennen.
Quelle: Fa. GED
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Abstandsunterschreitungen in Flächen
In dieser Negativ-Lage entsteht kein Übergang zwischen den
Polygon-Segmenten. Jedoch laut DRC ist alles „OK“.
Quelle: Fa. GED
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Beispiel Leiterplattenkontur
• Auf geschlosse Kontur achten
• Keine Mehrfachkonturen
erzeugen
• Ausbrüche in der Leiterplatte
gehören ebenfalls in die Kontur
• Keine Kupferkennzeichnungen für
die Kontur
• Kantenmetallsierung müssen in
Dokumentation stehen
Quelle: Fa. Contag
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Teardrops, Snowman & Co.
Geringerer Ausschuss und
höhere Zuverlässigkeit bei Bohrversatz
Pro: Tearadrops gleichen Bohrversatz aus und verstärken die Anbindung der LB
Contra: sie verändern u.U. die Impedanz bei Highspeed Designs
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Innenlagen: non functional pad removal
Unter dem Begriff “non functional pad removal” (NFPR) versteht
man das Eliminieren aller nicht angeschlossenen Pads aus
den Innenlagen.
Pro: höhere Standzeiten der Bohrer, sicherer Desmear Prozess,
Pro Highspeed Design: Verbesserung der Kapazitätswerte der Vias
Contra: Verstärkung der Dk Hülse in der Z-Achse
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Vias oder PTH Pads direkt an SMD Pads
• Abfließen von Lötzinn in die Bohrung
• Verschleppung von Prozesschemie in die Bohrung bei chem. Ni/Au Oberflächen
führt dann zu Benetzungsfehlern beim löten
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Grenzen bei Finepitch Bauteilen
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Dfm-Analyse zur Verifizierung der
Fertigungsdaten
Dfm CAD Tools helfen bei der
Überprüfung von Designregeln
und fertigungsgerechten
Layouts
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Conclusion:
1.
Zunächst die Leiterplattentechnologie klären, Lagenaufbau, Restringe,
Toleranzen, Toleranzketten, Aspect Ratio, Lötstopplack, usw.
2.
Rücksprache mit Fertigung, falls Abweichungen vom Standard
3.
DRC, dft, dfc Checks der Ausgabedaten vornehmen
4.
Vollständige Fertigungsdaten und widerspruchsfreie Dokumentation
(Daten die nicht benötigt werden sollten nicht mit geliefert werden)
5.
Welche Angaben gelten? Daten- Dokumentationszng.- Bestelldaten ??
6.
Checklisten helfen bei der Überprüfung und bei Änderungen
•
Jede Rückfrage verzögert den Liefertermin
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Unvollständige und unklare Angaben verursachen großen Schaden
Fachwissen und Sorgfalt des Designers helfen dies zu vermeiden!
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