A 4GHz Dual Modulus Prescaler with a 0.35 µm CMOS Technology

A 4GHZ DUAL MODULUS PRESCALER CIRCUIT WITH A 0.35 µm CMOS
TECNOLOGY
Fernando Pedro H. Miranda, João Navarro S. Jr.
Universidade de São Paulo (USP)
[email protected]/ [email protected]
SUMMARY
The work described consists in a project of a Dual-Modulus Prescaler 32/33 to be used with RF communication systems
(radio frequency) or more specifically, with Frequency Synthesizers. In this circuit the technique called the Extended True
Single Phase Clock (E-TSPC), an extension of the True Single Phase Clock (TSPC) that uses a single clock phase, was
applied. Additionally some new structures to double the data output rate are also employed. With the two techniques, both a
high speed and a low power consumption circuit were designed.
The technology employed in the design is the AMS 0.35 µm with four metal levels and two polysilicon levels. The
complete layout of the dual-modulus prescaler was drawn and some simulations are carried out on it. In the simulations was
used the HSPICE with the BSIM3v3 model, typical and slow parameters. The results are compared with the literature
available implementations and with other prescaler author implementations. The final simulations indicate that the circuit
can reach up to 4 GHz with 4.38 mW of power consumption and power supply of 3.3 V. Also, they indicate that in
comparison with other implementations, our circuit is good for low power applications.
RESUMO
O trabalho descrito consiste no projeto de um Dual-Modulus Prescaler 32/33 para ser usado com sistemas de
comunicação RF (radio freqüência) ou mais especificamente, com sintetizadores de freqüência. Neste circuito a técnica
chamada Extended True Single Phase Clock (E-TSPC), uma extensão da True Single Phase Clock (TSPC) que usa uma
única fase de clock, é usada. Adicionalmente algumas novas estruturas para duplicar a taxa de saída dos dados são também
empregadas. Com as duas técnicas foi projetado um circuito de alta velocidades e, ao mesmo tempo, com baixo consumo
de potência.
A tecnologia empregada no projeto é a AMS 0,35 µm com quatro níveis de metais e dois de silício policristalino. O
layout completo do dual-modulus prescaler foi extraído e algumas simulações foram realizadas. Nas simulações foi usado
o HSPICE com o modelo BSIM3v3, parâmetros típicos e slow. Os resultados são comparados com as implementações
disponíveis na literatura e com outras implementações de prescaler dos autores. As simulações finais indicam que o
circuito pode alcançar até 4 GHz com 4,38 mW de consumo da potência e fonte de alimentação de 3,3 V. Também indicam
que em comparação com outras implementações, nosso circuito é especialmente bom para aplicações de baixo consumo de
potência.
CIRCUITO DUAL MODULUS PRESCALER 32/33 EM 4GHZ COM
TECNOLOGIA CMOS 0,35µm ∗
Fernando Pedro H. Miranda, João Navarro S. Jr.
Universidade de São Paulo (USP)
[email protected]/ [email protected]
ABSTRACT
The design of a dual modulus prescaler 32/33 in a
0.35µm CMOS technology, four metal levels and two
poly levels, is presented. The prescaler can be used
with frequency synthesizers. In this circuit the
technique called the Extended True Single Phase Clock
(E-TSPC), an extension of the True Single Phase Clock
(TSPC), was applied. Additionally some new structures
to double the data output rate are also employed.
Simulation are carried out on the prescaler layout and
the results indicate that the circuit can reach up to 4
GHz with 4.38 mW of power consumption and power
supply of 3.3 V.
1. INTRODUÇÃO
O CMOS tem sido a principal tecnologia de construção
de circuitos integrados há pelo menos 15 anos. Isso se
deve as vantagens no nível de integração, consumo de
potência, facilidade de projeto e custos nela encontradas.
Com a continua redução das dimensões mínimas, vemos
algumas destas vantagens aumentarem, como nível de
integração, e ainda o continuo crescimento da velocidade
dos circuitos e seu uso se estendendo para áreas onde
apenas tecnologias mais rápidas e caras (Bipolar e
Arseneto de Gálio) eram aplicáveis.
Uma destas novas áreas de aplicação do CMOS é a de
circuitos de RF: circuitos para transmissão e recepção de
informações via rádio freqüência, com aplicações variando
desde aparelhos de comando para portões até sofisticados
celulares.
Nos sistemas RF mais complexos, um bloco
importante é o sintetizador de freqüências. Este bloco é
responsável pela geração de sinais em freqüências
específicas para modulação e demodulação dentro dos
canais da banda de transmissão [1]. Um sintetizador tem,
por sua vez, um bloco oscilador controlado por voltagem
∗
Este trabalho foi realizado com a ajuda da FAPESP.
(VCO), contadores, comparador de fase e filtros. Algumas
arquiteturas de sintetizadores utilizam o chamado dualmodulus prescaler N/N+1: um divisor de freqüência que
pode dividir o clock por N ou N+1. Em geral este circuito
tem operação crítica, pois recebe como entrada a saída do
VCO, que no caso de sintetizadores de RF tem velocidade
bastante alta.
Neste trabalho apresentaremos o projeto e resultados
de simulação de um dual-modulus prescaler 32/33, para
aplicação em sintetizadores de freqüência trabalhando em
torno de 2,4 GHz. Nele foi utilizada para a otimização da
velocidade a técnica E-TSPC, Extended True Single Phase
Clock, que usa o True Single Phase Clock (TSPC, que
trabalha apenas com um clock [2]), porém inclui mais
blocos e regras para conexões ([3], [4] [5]).
Adicionalmente também aplicaremos algumas estruturas
especiais que nos permitirão ter ganhos em velocidade [6].
O projeto foi desenvolvido na tecnologia CMOS 0,35 µm
da AMS, com quatro níveis de metal e dois de polisilicio.
Este artigo está organizado em cinco seções. Na seção
2 discutirmos sobre a E-TSPC e novas estruturas, na seção
3 sobre o circuito divisor N/N+1, na seção 4 sobre os
resultados e na seção 5 a conclusão.
2. A TÉCNICA E-TSPC
A E-TSPC, extensão do TSPC, foi proposta em [4].
Uma apresentação simplificada, principalmente no que diz
respeito aos teoremas e suas demonstrações, é apresentada
em [3], servindo de base ao exposto aqui.
São utilizados para esta técnica os seguintes blocos:
portas lógicas estáticas complementares CMOS;
portas lógicas dinâmicas, n-dinâmicas e p-dinâmicas;
latches, n-latches e p-latches.
Também podem ser utilizados blocos N-MOS like [5],
figura 1. Estes blocos N-MOS like são construídos a partir
das portas n e p dinâmicas ou dos latches n e p. Eles são
em certas circunstâncias mais velozes e por isso foram
utilizados.
c lo c k
c lo c k
in p u t
n - tr a n s is .
lo g ic
c lo c k
in p u t p - t r a n s i s .
o u tp u t
o u tp u t
in p u t
in p u t
o u tp u t
p - tr a n s is .
lo g ic
n - tr a n s is .
lo g ic
c lo c k
lo g ic
o u tp u t
a ) n - d in â m ic o
c ) p - d in â m ic o
p -tra n s is .
lo g ic
in p u t p - t r a n s i s .
lo g ic
o u tp u t
o u tp u t
n -tra n s is .
lo g ic
c lo c k
c lo c k
e ) n - la t c h
f ) N M O S lik e
n - la t c h
in p u t
Entrada Entrada do
do latch n-dinâmico
d ) N M O S lik e
p - d in â m ic o
c lo c k
in p u t
Tabela 1- Regras de ligação dos blocos dentro de um datachain. As versões N-MOS like devem obedecer às mesmas regras
dos blocos normais.
c lo c k
c lo c k
b ) N M O S lik e
n - d in â m ic o
adjacentes se entre eles estão colocados somente blocos
estáticos).
c lo c k
o u tp u t
p -tra n s is .
lo g ic
o u tp u t
n - t r a n s is .
lo g ic
g ) p - la t c h
in p u t
n - tr a n s is .
lo g ic
h ) N M O S lik e
p - la t c h
Figura 1. Conversão dos blocos N-MOS like.
Nesta técnica também é introduzido o conceito de data
chain [6], n-data chains e p-data chains. Um n-data chain
é uma porção do circuito que avalia os sinais de entrada
quando o clock está no nível ALTO e o passa à saída;
Quando o valor de clock for BAIXO, o valor do sinal da
saída mantém-se igual ao último valor do estado de
avaliação e dizemos, então, que o n-data chain está em
holding. No caso do p-data chain ocorre o inverso do ndata chain, sendo agora a avaliação executada no nível
lógico BAIXO do clock e o holding no nível lógico
ALTO.
Mais formalmente podemos definir um n-data chain
como um caminho de propagação de dados (signal
propagation path) com as seguintes características:
deve conter pelo menos um bloco n-latch ou ndinâmico;
2. deve começar em uma entrada externa do circuito ou
na saída de algum bloco p-latch ou p-dinâmico;
3. deve conter apenas blocos estáticos, n-dinâmicos ou
n-latches;
4. não importa a ordem ou o número destes blocos;
5. deve terminar na entrada de um bloco p-latch ou pdinâmico ou ser saída do circuito.
No caso do p-data chain, pode-se repetir a definição,
trocando n por p e vice-versa.
Para o correto funcionamento de um data-chain, fazer
a avaliação em uma fase do clock e armazenar a
informação na outra, é necessário que ele tenha uma das
duas configurações a seguir:
ao menos dois blocos, um bloco dinâmico e um bloco de
latch;
ao menos dois latches e um número par de inversores
entre estes blocos.
Adicionalmente, os blocos adjacentes no caminho de
propagação de um data-chain necessitam ter um número
par ou ímpar de blocos (inversores) de acordo com o
estipulado na tabela 1 (dois blocos são chamados de
Sinal de entrada do
data chain
Saída do latch
Saída do n-dinâmico
Saída do p-dinâmico
Entrada do
p-dinâmico
n.r.
n.r.
n.r.
n.r.
n.r.
n.r.
n.p.
ímpar
n.a.
n.p.
n.a.
ímpar
n.r.: não há restrições; n.p.: esta conexão não é permitida; par:
um número par de blocos é requerido; ímpar: um número ímpar
de blocos é requerido.
Exemplos de n-data chains são mostrados na figura 2
[5] [6]: um n-data chain é iniciado na entrada ia e segue
pelos blocos BA, BC, BE e BI; outro n-data chain é iniciado
na entrada id e segue pelos blocos BC, BE, BF, BH e BK.
1.
Figura 2. Exemplos de n-data chains. Os blocos mencionados
no texto são nomeados e indicados na figura.
Algumas estruturas especiais podem ser construídas
com data-chains da técnica E-TSPC para obtermos
velocidades ainda maiores: estruturas fo. Para entender o
funcionamento
destas,
devemos
observar
uma
característica de operação de certos data chains [6].
Considere data chains, n ou p, que possuem um simples
latch que também é o último bloco do data chain. Para
este data chain, denominado de fo-data chain (data chain
com a saída fundível), durante a fase de holding, a saída
mantém o resultado calculado ao longo da fase de
avaliação, como esperado, mas em um estado de alta
impedância.
Justamente este estado de alta impedância nos fo-data
chains pode ser utilizado para aumentar a velocidade de
processamento, e novas estruturas são propostas a partir
daí. Caso ligarmos as saídas de dois fo-data chains, um p
e um n, podemos obter sinais processados a cada meio
ciclo do sinal de clock, o que implica em dobrar a
velocidade de saída de dados. Considere, por exemplo, o
circuito da figura 3; durante a fase em que o clock está em
ALTO, o n-data chain está em avaliação e impõe o
resultado em out, pois o p-data chain estará em alta
impedância; durante a fase em que o clock está em
BAIXO, o p-data chain está em avaliação e impõe o
resultado em out, pois o n-data chain estará em alta
impedância.
Este tipo de estrutura será utilizado no circuito que
implementaremos.
in1
p-data
chain
fo-n data
chain
in2
p-data
chain
n-data
chain
fo-p data
chain
out
Figura 3. Estruturas fo: dupla conexão de dados para saída.
3. O CIRCUITO DUAL-MODULUS PRESCALER
32/33
A figura 4 apresenta um circuito dual-modulus
prescaler 32/33 convencional. Ele recebe um sinal de
clock e dividi por 32 ou 33, dependendo do valor de um
sinal externo chamado de SM: quando SM tem o nível
lógico BAIXO, o circuito divide o clock por 32 (N);
quando SM tem o nível lógico ALTO, divide o clock por
33 (N+1).
Esse circuito é composto de dois contadores, um
contador síncrono e outro assíncrono. Na parte hachurada
encontramos o contador síncrono que realiza uma
contagem até 4 ou 5, dependendo do valor do sinal
chamado div8. O contador síncrono constitui o elemento
crítico para o bom desempenho em termos de velocidade,
pois ele recebe como seu clock o sinal proveniente da
saída do VCO, trabalhando, assim, na velocidade maior do
sistema.
Na parte assíncrona encontramos flip-flops tipo D (DFF) que realizam a contagem até 8. É o contador síncrono
que gera o clock do primeiro D-FF do contador
assíncrono.
Uma nova implementação é aqui feita a partir de
alterações no contador síncrono, que pode ser visto como
uma máquina de estados. Aproveitou-se o estado de alta
impedância de fo-data chains, definidos anteriormente,
para gerar o sinal desejado na saída de uma estrutura fo (o
clock dividido por 4 ou 5). Este sinal será a combinação
de dois outros sinais que estarão sendo gerados numa
freqüência igual à metade da freqüência do clock.
O novo contador síncrono implementado trabalha
como a máquina de estados cujo diagrama esta na figura 5,
sendo que o sinal de relógio desta máquina, chamemos de
clk/2, tem freqüência igual a metade do sinal de clock
original (aquele que desejamos dividir por 4 ou 5). A saída
é formada pela combinação dos sinais A e B: A durante a
fase em que o clk/2 está em ALTO e B durante a fase em
que está em BAIXO. Vamos exemplificar o
funcionamento analisando os estados da figura 5. Quando
o valor lógico no div8 (sinal de controle da divisão) é
ALTO, há duas possibilidades de funcionamento para a
máquina de estados: ficar entre os estados 000 e 110, ou
entre 100 e 010. Consideremos o caso dela ficar entre 000
e 110. O sinal de saída terá os valores BAIXO, A,
BAIXO, B, ALTO, A, e ALTO, B, durante cada metade
do clk/2, ou seja, 0011. Se lembrarmos que estamos
trabalhando com metade da freqüência do sinal de clock,
vemos que a combinação AB é o sinal de clock dividido
por 4. Quando o valor lógico no div8 é BAIXO, os estados
passarão pelos seguintes estágios: 000, 110, 001, 010 e
101, ou seja, a saída terá os valores BAIXO, A, BAIXO,
B, ALTO, A, ALTO, B, BAIXO, A, BAIXO, B, BAIXO,
A, ALTO, B, ALTO, A, e BAIXO, B, durante cada metade
do clk/2 (0011000110). Vemos que AB é o sinal de clock
dividido por 5.
Operação
do divisor
por 4
Estados
ABC
Estado
temporário
Sinal de clock
sinal Ae B
Saída do
contador
000
1
011
1 110
111
0
0 001
101
100
Sinal clock/2 = clock da máquina de estados
OU
sinal A
Saída do
contador
sinal div8
sinal B
Qualquer valor
sinal A
1
Saída do
contador
010 0
Entrada do
div8
Operação do
divisor por 5
sinal div8
sinal B
Qualquer valor
Figura 5. Lógica de estados do circuito.
Figura 4. Esquemático do Dual-Modulus Prescaler (divide por
32/33).
Na figura 6 está apresentado o diagrama esquemático
da máquina de estados que funciona como o indicado na
figura 5, fornecendo os sinais A, B e C. Para a sua
implementação usaram-se D-FFs TSPC [2] (semelhante ao
da figura 8) modificados de acordo com as regras da
técnica E-TSPC. Neste caso as portas lógicas NOR e AND
foram embutidas no próprio D-FF, formando os três
blocos marcados na figura (BLA, BLB e BLC). A figura 7,
por sua vez, mostra o diagrama de transistores do contador
síncrono completo. Em adição aos blocos BLA, BLB e
BLC, temos outros dois, BLO1 e BLO2, que formam a saída
a partir de A e B. As dimensões dos transistores para a
tecnologia da AMS 0,35 µm estão indicadas.
Máquina de estados
D
D-FF
Q
D
A
D-FF
D
Q
D-FF
BLA
div8
4. RESULTADOS
Para o circuito descrito anteriormente, fez-se o layout,
figura 9, no software IC Station – Mentor. As dimensões
totais do circuito são de 65µm x 38µm.
Q
B
C
clk/2
Figura 8. Configuração dos flip-flops tipo D TSPC para o
circuito assíncrono, com as dimensões W dos transistores
(L=0,35 µm para todos).
BLC
BLB
Figura 6. Diagrama esquemático para implementação da
máquina de estado do diagrama da figura 5.
BLO2
BLO1
clk/2
clk/2
1.0 3.0
clock do
divisor por 8
1.0 1.0
clk/2
clk/2
1.0
clk/2
1.0 1.0
clk/2 1.5
1.0
2.02.0
3.0
BLA
1.0
clk/2
A
1.5
clk/2
1.0
1.0 3.0
A
1.0
3.0 3.0
div8
1.0
clk/2
clk/2
C
1.0 1.0
1.0
clk/2
4.0
1.0
BL C
4.0
clk/2
1.0
clk/2
4.0
clk/2 clk/2
1.0
1.0
1.0
1.3 1.55
1.0
clk/2 clk/2
3.0
1.4 1.7
clk/2
1.0 3.0
B
Figura 9. Layout do novo circuito divisor N/N+1 (Dual
Modulus Prescaler) com dimensões de 65µm x 38µm.
2.0
1.0 1.0
clk/2 clk/2
1.0 1.0
3.0
BLB
Figura 7. Diagrama de transistores da nova implementação do
contador síncrono. As dimensões W dos transistores estão
indicadas na figura. A dimensão L é a mínima da tecnologia para
todos os transistores, L=0,35 µm.
Na configuração do contador assíncrono utilizou-se DFF TSPC (figura 8). Este contador possui uma situação
menos crítica em termos de velocidade.
Algumas observações devem ser feitas a respeito do
dimensionamento do circuito:
• se utilizou, na maior parte dos transistores, o valor
mínimo permitido na tecnologia para W (1 µm). Com
isto procuramos obter um baixo consumo de potência
com o sacrifício da velocidade;
• os valores diferentes do mínimo W aparecem
sobretudo nas portas N-MOS like que necessitam que
os transistores N e P obedeçam uma relação de
tamanhos;
• o nó crítico em todo o circuito, em termos de
velocidade, é o nó C (figura 7). Este nó alimenta uma
carga relativamente grande de transistores.
1.0
1.0
3.0
1.0
1.0
1.0
1.0
1.0
1.0
Após a finalização do layout, foram feitas várias
simulações elétricas do circuito extraído. Estas simulações
foram realizadas no programa HSPICE utilizando modelo
BSIM3v3, parâmetros Típicos (Ty) e Slow (Sl). Estes
resultados são comparados com os resultados de
simulação de uma implementação do dual-modulus
prescaler da figura 4, antiga versão, empregando apenas o
E-TSPC (sem estruturas fo) na mesma tecnologia 0,35 µm
[1], e com outros apresentados na literatura.
Os resultados obtidos em simulação são mostrados nos
gráficos de: Freqüência de operação x Tensão de
alimentação, figura 10; Potência consumida x Freqüência
de operação (para valores diferentes de tensão de
alimentação), figura 11; e Potência consumida x
Freqüência de operação (para VDD= 3,3V com parâmetros
Típicos e Slow de transistores), figura 12.
Freqüência 4
PD = 4,38 mW
de
PD =3.31 mW
3.5
Operação
(GHz)
3
PD =3,37 mW
PD =1,84 mW
P D=2,55 mW
P D=0,91 mW
2.5
PD =1,46 mW
2
P D=0,69 mW
1.5
novo(Ty)
antigo(Ty)
P D =0,26 mW
1
0.5
1.4
P D=0,24 mW
1.6
1.8
2
2.2
2.4
2.6
2.8
Tensão de Alimentação (V)
3
3.2
3.4
Figura 10. Gráfico da Freqüência de operação x Tensão de
alimentação (modelo Típico).
No gráfico da figura 10 podemos perceber que o
circuito leva vantagem sobre a antiga versão em relação à
freqüência máxima de operação, sendo cerca de 900 MHz
superior para VDD=3 V. Observe que o valor da potência
na segunda implementação é superior para as mesmas
condições de tensão devido ao fato deste circuito estar
trabalhando a uma maior freqüência.
4.5
Potência
(mW) 4
novo(Ty)
antigo (Ty)
VDD=3.3V
Para uma melhor avaliação de resultados, mostraremos
agora uma tabela que relaciona resultados de vários
circuitos divisores N/N+1tirados da literatura.
Tabela 2 – Comparação de resultados com circuitos prescalers
da literatura. As linhas hachuradas são resultados de simulação.
Prescaler
Tecnologia
(µ
µm)
[5]
0.8
[6]
0.8
Figura 11. Gráfico da Potência consumida x Freqüência de
operação (para diferentes valores de tensão de alimentação
utilizando o modelo Típico).
[7]
0.8
[8]
0.8
No gráfico da figura 11, observa-se que na mesma
freqüência de operação o circuito consome menor potência
se for possível variar a tensão de alimentação. À medida
que a tensão de alimentação é reduzida, nos dois circuitos,
esta vantagem vai diminuindo, indicando que o novo
circuito é mais sensível a tensão de alimentação.
No gráfico da figura 12, observa-se o comportamento
do novo e do antigo circuito prescaler para parâmetros
Típicos e Slow. Analisando as curvas para parâmetros
Típicos, percebe-se que em valores de freqüência de
operação acima de 2 GHz o antigo circuito consome
menor potência comparada com o novo, porém o novo
circuito possui maior valor de freqüência máxima de
operação. Para freqüências de operação abaixo deste valor
a situação se inverte, favorecendo o uso do novo circuito.
A análise para o modelo Slow é a mesma: em valores de
freqüência de operação acima de 1,5 GHz o antigo circuito
consome menor potência comparada com o novo, porém o
novo circuito apresenta maior freqüência máxima de
operação. Para freqüências de operação abaixo deste valor
a situação se inverte, favorecendo o novo circuito.
[9]
[10]
0.8
0.7
3.5
VDD =3.3V
VDD =3.0V
3
2.5
VDD =2.5V
1.5
VDD =2.5V
1
VDD =2.0V
VDD =2.0V
0.5
0.5
1
VDD =1.5V
2
2.5
3
1.5
Freqüência de operação (GHz)
3.5
4
4.5
Potência
(mW)
4
3.5
3
2.5
2
1.5
1
Máxima
freqüência
(GHz)
Potência
consumida
(sem buffer
de clock.)
(mW/GHz)
5
3
5
3
5
3
5
3
5
3
3
5
3
3
1.59
0.78
1.46
0.81
2.19
1.35
1.22
0.64
1.8
1.34
1.3
2.65
1.75
2.86
8.0
3.5
11.2
3.9
20.9
9.3
29.4
7.5
13.7*
VDD =3.0V
2
0
Power
supply
(V)
novo(Ty)
antigo (Ty)
novo(Sl)
antigo (Sl)
0.5
1
1.5
2
2.5
3
Freqüência de operação (GHz)
3.5
4
Figura 12. Gráfico da Potência consumida x Freqüência de
operação (para VDD= 3,3V utilizando modelo típico e Slow).
0.35
Antigo
0.89
divisor
[1]
0.35
Divisor
3
3.74
0.88
deste
artigo
*Neste circuito não consta informação se a potência inclui ou
não o buffer para clock.
Dos trabalhos mostrados na tabela 2 são
particularmente interessantes: o prescaler de [5] que conta
até 132/133, tem uma implementação semelhante a aquela
que chamamos de antiga versão e utiliza tecnologia de 0,8
µm; o prescaler de [6] que conta até 132/133, tem uma
implementação semelhante a deste trabalho e utiliza
tecnologia de 0,8 µm. Tanto em [5] como em [6] também
se procurou utilizar transistores com mínimo W.
Comparando os resultados podemos tirar algumas
informações interessantes:
• a implementação em [5] mostra que a técnica E-TSPC
permite atingir altas velocidades com baixo consumo
de potência;
• a implementação em [6] e a deste trabalho mostram
que as novas estruturas fo aumentam mais a velocidade
do prescaler sem custos adicionais de potência;
• O ganho de velocidade entre a nova e a antiga
implementação na tecnologia 0,35 µm está muito
próxima do ganho de velocidade entre a nova, [6], e a
antiga implementação, [5], na tecnologia 0,8 µm
(comparando simulações apenas). Isto indica que a
melhora não depende da tecnologia.
• O consumo de potência obtido na tecnologia 0,35 µm é
bastante reduzido. Isto indica que os circuitos são
excelentes para aplicações em low power.
5. CONCLUSÃO
Na transmissão e recepção de sinais RF, um bloco
importante é o dual-modulus prescaler N/N+1 que no
nosso caso divide a freqüência de entrada por 32 ou 33.
Esse divisor, em conjunto com outros circuitos do
sintetizador de freqüências, gera sinais com freqüências
específicas que serão utilizados em circuitos transceptores
(transmissor-receptor).
Para esse circuito divisor utilizou-se a técnica E-TSPC,
uma extensão da TSPC, que propõe novas topologias,
utilizando novas configurações de portas lógicas e
registradores, e utilizou-se ainda novas estruturas que
permitem duplicar a velocidade na saída de data-chains.
Conseguiu-se aqui um prescaler com alta velocidade e
consumo bastante reduzido.
Dando continuidade ao trabalho, estão sendo
realizados estudos com relação ao circuito para dividir o
sinal de clock por dois (gerar o clk/2) e ao buffer para ligar
o clk/2 ao contador síncrono. Por fim, o prescaler deverá
ser fabricado e testado para verificar os resultados obtidos
através de simulação.
6. REFERÊNCIAS
[1] A. Argüello. “Estudo e projeto de um sintetizador de
freqüência CMOS para RF” (qualificação para a dissertação
para o mestrado). Departamento de Engenharia de Sistemas
Eletrônicos. Escola Politécnica da Universidade de São
Paulo. São Paulo – Brasil. Junho 2003.
[2] J.-r.,Yuan, C. Svensson. “High speed CMOS circuit
technique”, IEEE J. Solid-State Circuits, vol. 24, n.1, pp. 6270, Jan. 1989.
[3] J. Navarro, W. Van Noije. “E-TSPC: Extended True Single
Phase Clock CMOS circuit technique for high speed
applications”, SBMICRO J. Solid-State Devices and
Circuits, v.5, n.2, pp.21-26, 1997.
[4] J. Navarro. “Técnicas para projetos de ASICs CMOS de alta
velocidade” (tese de doutorado). Departamento de
Engenharia de Sistemas Eletrônicos. Escola Politécnica da
Universidade de São Paulo. São Paulo – Brasil. 1998.
[5] J. Navarro, W. Van Noije. “A 1.6-GHz dual modulus
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CMOS circuit tecnique (E-TSPC)”, IEEE J. Solid-State
Circuits. vol. 34, n. 1, pp.97-102, Jan. 1999.
[6] J. Navarro, W. Van Noije. “Extended TSPC structures with
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circuit design”, IEEE Trans. on VLSI Systems, vol. 10, n. 3,
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[7] B. Chang, J. Yuan. “A 1.2 GHz CMOS dual-modulus
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Solid-State Circuits, vol. 31, pp. 749-752, May 1996.
[8] C.-Y. Yang, G.-K. Dehng, J.-M. Hsu, S.-I. Liu. “New
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1998.
[9] H. Yan, K. K. O. “A high-speed CMOS dual-phase-dynamicpseudo NMOS ((DP)2 latch and its application in a dualmodulus prescaler”, IEEE J. Solid-State Circuits, vol.34,
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[10] J. Craninckx, M. S. J. Steyaert. “A 1.75-GHz/3-V dualmodulus divide-by-128/129 prescaler in 0.7 µm CMOS”,
IEEE J. Solid-State Circuits, vol. 31, pp. 890-897, July
1996.