FLIP-FLOP “D” e “JK”

FLIP -FLOP
FLIP-FLOP “D” e “JK”
OBJETIVOS: Verificar o funcionamento de um flip-flop D e de um flip-flop JK com
entradas PR e CLR.
INTRODUÇÃO TEÓRICA
As entradas PR e CLR em um flip-flop são consideradas entradas assíncronas,
uma vez que, estas últimas quando ativadas comandam o funcionamento do flip-flop,
desconsiderando as demais entradas.
As entradas PR e CLR podem comandar o flip-flop tanto em nível “0” como
em nível “1”. Desta forma, um flip-flop D e um flip-flop JK podem assumir um
estado proibido apenas em função das entradas PR e CLR.
Portanto, quando um flip-flop tiver suas entradas PR e CLR ativas em “0”,
teremos o estado proibido quando PR = CLR = 0; por outro lado, quando um flip-flop
tiver suas entradas PR e CLR ativas em “1”, o estado proibido ocorrerá quando
PR = CLR = 1.
PARTE PRÁTICA
MATERIAIS NECESSÁRIOS:
1 - circuito integrado 7474 ou 74LS74
1 - circuito integrado 7476 ou 74LS76
1 - multímetro
1 - Monte no treinador lógico os circuitos abaixo:
PROCEDIMENTO:
Flip-flop D (7474):
a) ligue o pino 7 ao terra e o pino 14 ao Vcc;
b) ligue a entrada do clock (pino 3) ao clock do treinador lógico;
c) ligue a entrada de dados D (pino 2) na chave programa D do treinador lógico;
d) ligue as entradas PR (pino 4) e CLR (pino 1) respectivamente nas chaves
programas X e Y do treinador lógico;
e) ligue as saídas Q (pino 5) e Q’ (pino 6) respectivamente nos indicadores de níveis
lógicos NL1 e NL2 do treinador lógico.
Flip-flop JK (7476):
a) ligue o pino 13 ao terra e o pino 5 ao Vcc;
b) ligue a entrada do clock (pino1) ao clock do treinador lógico;
c) ligue as entradas J (pino 4) e K (pino 16) respectivamente nas chaves programas A
e B do treinador lógico;
d) ligue as entradas PR (pino 2) e CLR (pino 3) respectivamente nas chaves
programas X e Y do treinador lógico;
e) ligue as saídas Q (pino 15) e Q’ (pino 14) respectivamente nos indicadores de
níveis lógicos NL1 e NL2 do treinador lógico.
2 - Ajuste o clock para a freqüência mínima e complete as tabelas 1 e 2 a seguir:
OBS:
a) represente a transição de clock L-H com seta para cima;
b) represente a transição de clock H-L com seta para baixo;
c) represente a condição não importa (don’t care) com um X.
PR
0
1
0
1
1
1
PR
0
1
0
1
1
1
1
1
CLR
1
0
0
1
1
1
CLR
1
0
0
1
1
1
1
1
TABELA 1 - FLIP-FLOP “D”
CK
D
Qn+1
TABELA 2 - FLIP-FLOP JK
CK
J
K
Qn+1
Qn’+1
Qn’+1
M.0.
M.O.
3) Com o auxílio de um voltímetro, verifique em qual transição são ativados os clocks
dos flip-flops em questão:
Flip-flop
D (7474)
JK (7476)
Transição
QUESTÕES:
1) O que é condição hold ?
_____________________________________________________________________
_____________________________________________________________________
2) O que é condição toggle ?
_____________________________________________________________________
_____________________________________________________________________
3) Mantenha o FF-JK em toggle, ou seja, com as saídas sendo complementadas na
freqüência do clock. Desligue as entradas PR e CLR e responda:
a) o que aconteceu?
_____________________________________________________________________
_____________________________________________________________________
b)por quê?
_____________________________________________________________________
_____________________________________________________________________
4) Qual deve ser o procedimento para setar o FF-JK com as entradas PR e CLR
desligadas?
_____________________________________________________________________
_____________________________________________________________________
5) Qual deve ser o procedimento para setar e resetar o FF-JK com as entradas PR e
CLR desligadas, porém sem os pulsos de clock?
_____________________________________________________________________
_____________________________________________________________________
6) Analise linha a linha a tabela 2 que você completou e responda: Quando ocorre o
modo de operação hold ?
_____________________________________________________________________
_____________________________________________________________________
7) Complete as formas de onda para as saídas Q e Q’ apresentadas abaixo, referentes
ao FF-D 7474, objeto desta experiência.
DUPLA: ________ DATA: _____/______/1998 – 2º C
NOME: ______________________________ Nº _____
NOME: ______________________________ Nº _____