Projeto de um Amplificador de Potência a 2,4GHz Integrado em

PROJETO DE UM AMPLIFICADOR DE POTÊNCIA A 2,4GHz
INTEGRADO EM TECNOLOGIA CMOS DE 0,35µm ∗
Eduard Rodrı́guez, João Navarro, Wilhelmus Van Noije
Laboratório de Sistemas Integráveis - Escola Politécnica - Universidade de São Paulo
Avenida Professor Luciano Gualberto, Travessa 3, 158 - CEP 05508-900. São Paulo, Brasil
[email protected], [email protected], [email protected]
SUMMARY
The state of the art in RF transceptor systems has shown an evolution from low integration level systems using
several technologies, to high integration level systems using CMOS technology. This evolution is based on the low cost
and high integration possibilities of CMOS. However, the conductive nature of the silicon substrate and the resistivity
of metal layers generate parasitic effects in the active and passive components that affect performance parameters as
efficiency and gain. The challenge of power amplifier designs in integrated circuit is to achieve acceptable levels of RF
output power and efficiency, considering those unavoidable parasitic effects that exist up to now.
In this work, a theoretical review about class E power amplifiers with the most important results from mathematical
analysis is presented. Parasitic component considerations of integrated circuits are also discussed.
An integrated class E power amplifier operating at 2.4GHz was designed and implemented in a 0.35µm CMOS
technology. From the layout were extracted the complete circuit components including all parasitics. Simulation
results, obtained with Eldo RF, showed 14, 40mW RF output power and 13, 50% PAE at 2.4GHz when simulated
with the set of SLOW parameters for the transistors. Test results showed 15, 24mW for the maximum RF output
power and 10, 79% drain efficiency at 2,4GHz and 3V for the power supply.
∗ Este trabalho contou com o apoio financeiro do Conselho Nacional de Desenvolvimento Cientı́fico e Tecnológico CNPq, e da Fundação de
Amparo à Pesquisa do Estado de São Paulo, FAPESP, Brasil.
1
PROJETO DE UM AMPLIFICADOR DE POTÊNCIA A 2,4GHz INTEGRADO
EM TECNOLOGIA CMOS DE 0,35µm∗
Eduard Rodrı́guez, João Navarro, Wilhelmus Van Noije
Laboratório de Sistemas Integráveis - Escola Politécnica - Universidade de São Paulo
Avenida Professor Luciano Gualberto, Travessa 3, 158 - CEP 05508-900. São Paulo, Brasil
[email protected], [email protected], [email protected]
RESUMO
É desenvolvido um estudo teórico sobre o amplificador de potência classe E. Os resultados mais importantes da análise matemática clássica deste amplificador
são mostrados e alguns aspectos da operação do circuito
incluindo componentes parasitários são discutidos.
Baseado no estudo desenvolvido, um amplificador
integrado, operando a 2, 4GHz, foi projetado na tecnologia CMOS de 0, 35µm. Resultados de simulação
pós-layout mostram o efeito causado pelos componentes
parasitários sobre a potência de RF de saı́da e a
eficiência PAE do amplificador. A 2, 4GHz estimou-se
uma potência de RF de saı́da de 14, 40mW e eficiência
de potência adicionada de 13, 50% quando simulado
com os parâmetros SLOW do transistor. Nos testes do
circuito, a máxima potência de RF de saı́da em 2, 4GHz
foi de 15, 24mW quando o circuito foi alimentado com
uma fonte DC de 3V. Determinou-se uma eficiência de
dreno de 10, 79%.
1. INTRODUÇ ÃO
O comércio de aplicações de comunicações via Rádio
Freqüências (RF) tem tido um grande crescimento nos
últimos anos, e com isto o desenvolvimento de dispositivos
para usuário final tem crescido ainda mais. Telefones celulares, pagers, redes locais de dados sem fio e outros dispositivos e aplicações, estão evoluindo rapidamente graças aos
avanços tecnológicos de projeto e fabricação de sistemas
eletrônicos que atı́ngem maiores nı́veis de integração e
menor consumo de potência.
O estado da arte dos sistemas transceptores de RF ao
longo dos últimos dez anos mostra uma evolução desde
sistemas com baixo nı́vel de integração utilizando múltiplas
tecnologias até a proposta atual de sistemas com alto nı́vel
de integração utilizando tecnologia CMOS (Complementar Metal-Oxide-Semiconductor) [1], [2], [3]. O uso da
tecnologia CMOS tem sido justificado com menor custo
de fabricação e facilidade de integração tanto na área
digital quanto na analógica, mas em circuitos integrados analógicos, algumas medidas de desempenho como a
eficiência e o ganho, são ainda inferiores às caracterı́sticas
de circuitos discretos.
∗ Este trabalho contou com o apoio financeiro do Conselho Nacional
de Desenvolvimento Cientı́fico e Tecnológico CNPq, e da Fundação de
Amparo à Pesquisa do Estado de São Paulo, FAPESP, Brasil.
Em tecnologia CMOS, o fator mais prejudicial para o
desempenho de circuitos de RF é a natureza condutiva
do substrato de silı́cio, o qual gera efeitos parasitários e
interação com os componentes de circuitos projetados. As
novas tecnologias CMOS para circuitos de RF estão sendo
desenvolvidas com caracterı́sticas que buscam melhorar a
qualidade dos componentes de circuito [4]. A principal caracterı́stica para destacar é a disponibilidade de tecnologias
com um grande número de nı́veis de metal (6 ou mais), as
quais são mais apropriadas para circuitos de RF.
Entre os blocos analógicos do transceptor, o amplificador de potência é o mais crı́tico quanto ao consumo
de potência. Este é um aspecto muito importante em
dispositivos portáteis como telefones celulares, telefones
convencionais sem fio ou pagers, pois o consumo geral de
potência do transceptor determinará diretamente o tempo
de duração da carga da bateria de alimentação. Por isto
os atuais amplificadores de potência são fabricados como
circuitos discretos com componentes ativos e passivos de
baixos efeitos parasitários (com perdas de potência muito
baixas) ou como circuitos parcialmente integrados com
componentes passivos conectados externamente.
No caso dos amplificadores de potência, o desafio de
integração é maior do que com outros estágios do transceptor, pois conseguir altos valores de eficiência em amplificadores integrados depende da qualidade dos componentes
passivos, e isto continua sendo objetivo de muitos trabalhos
de pesquisa.
Na seção 2 são apresentadas comparativamente as caracterı́sticas e diferenças entre as principais classes de amplificadores de potência, fazendo ênfase nos amplificadores
com operação não linear. Na seção 3 são revisados especificamente aspectos teóricos do amplificador de potência
escolhido para ser projetado. A seção 4 mostra o projeto
de um amplificador classe E integrado e os resultados
da simulação pós-layout, e finalmente na seção 5 são
apresentadas as conclusões.
2. CLASSIFICAÇ ÃO DOS AMPLIFICADORES DE
POT ÊNCIA
A principal classificação feita dos amplificadores de
potência está baseada no modo de operação dos dispositivos
ativos presentes no circuito. Neste trabalho serão considerados transistores MOS como dispositivos ativos.
O amplificador classe A é caracterizado por um comportamento linear entre a tensão de entrada e saı́da do transistor
2
3. AMPLIFICADOR DE POT ÊNCIA CLASSE E
O amplificador de potência classe E, como foi apresentado pela primeira vez em [12], é mostrado na figura
1(a). Uma representação do circuito mais adequada para
desenvolver a análise do circuito é mostrada na figura 1(b).
VDD
L1
L2
C2
M1
RL
C1
vin
(a)
VDD
L1
L1
I
io
+
vo
−
C1
i c1
id
+
vd
−
RL
vin
M1
L´2´
L 2´
C2
ativo para todo valor da tensão de entrada. O comportamento linear, conseguido com a operação do transistor na
região de saturação, implica numa dissipasão de potência
contı́nua durante a operação do amplificador, isto é um fator
negativo quanto a eficiência.
A solução da teoria tradicional de amplificadores de
potência [5], [6], para diminuir a dissipação de potência
no transistor e assim aumentar a eficiência, consiste em
polarizar o transistor na região de saturação, porém, perto
da região de corte. Isto faz com que a tensão de entrada
seja a que determine a operação do transistor na região de
saturação ou na região de corte. Desta idéia nasceram outras
classes de amplificadores com transistores cuja operação
linear é dependente da tensão de RF de entrada, estes são
os amplificadores classe B, AB e C.
Em outros amplificadores, os transistores ativos operam
não linearmente (como chaves), mantendo em cada momento um estado, fechado enquanto opera em região de
triodo ou aberto enquanto opera em região de corte. Os
amplificadores classe D, E e F operam deste modo, com
várias diferenças entre eles. A análise destes amplificadores
com condições ideais indica uma eficiência de dreno de
100%, pois os transistores ativos são considerados chaves
ideais e os outros componentes do circuito não possuem
efeitos parasitários. Mesmo considerando condições mais
reais, a eficiência destes amplificadores é ainda maior do
que a eficiência dos amplificadores A, B, AB e C.
Os amplificadores com operação linear do transistor
podem transmitir qualquer tipo de sinal modulado. Os
amplificadores com operação não linear do transistor apresentam restrições para transmitir sinais com modulação em
amplitude [7], pois causam perdas de informação pela não
linearidade entre as tensões de entrada e saı́da do transistor.
No caso dos amplificadores com operação não linear do
transistor, sinais com modulações em freqüência ou fase são
adequados para serem transmitidos. Dado que a informação
não está comprometida na amplitude do sinal, as variações
de freqüência ou fase são transmitidas da entrada para a
saı́da do transistor.
A maximização da eficiência é considerada o fator mais
importante no projeto de amplificadores de potência, isto
concorda com a quantidade de publicações recentes de
projetos de amplificadores com operação não linear do
transistor [8], [9], [10], [11], os quais, sob o ponto de
vista teórico, conseguem maior eficiência. O interesse dos
projetistas pelo amplificador classe E tem sido maior do
que o interesse por outras classes, é possı́vel concluir que
as razões, além da alta eficiência, são a simplicidade do
circuito, o baixo número de componentes e a facilidade
nos cálculos dos componentes.
(b)
Figura. 1. Amplificador de potência classe E. (a) Circuito geral. (b)
Circuito detalhado.
3.1. Descrição da operação
O transistor M1 da figura 1 opera como chave, idealmente, com resistência nula quando fechado e resistência
infinita quando aberto. É assumida uma tensão de entrada
vin de forma retangular com freqüência f (Hertz), ciclo de
trabalho D1 e amplitude suficiente para garantir a operação
do transistor como chave. f é a freqüência fundamental
de operação do circuito. O indutor L1 é um indutor de
choke com um valor suficientemente alto para representar
uma alta impedância na freqüência fundamental e permitir a
passagem de uma corrente praticamente constante da fonte
de alimentação VDD para o resto do circuito. O capacitor
C1 consiste de todas as capacitâncias entre o dreno do
transistor e terra do circuito, incluı́das as capacitâncias
parasitárias do transistor e dos componentes conectados
ao dreno. Na transição para o intervalo de não condução
do transistor, este capacitor ajuda a manter uma tensão
de dreno baixa (idealmente zero) até quando a corrente
de dreno seja zero ou o valor mı́nimo possı́vel, isto evita
1 D é definido para um sinal retangular como a razão entre o tempo
enquanto o sinal estiver no nı́vel alto e o periodo do sinal.
3
uma alta dissipação de potência no transistor durante esta
transição. O capacitor C2 e o indutor L2 compõem um
0
circuito ressonante em série (C2 e L2 na figura 1(b))
que permite unicamente a passagem da componente de
freqüência fundamental à carga, e uma indutância adicional
00
(L2 na figura 1(b)). O resistor de carga RL é projetado com
um valor adequado para fornecer a potência de RF de saı́da
desejada na freqüência fundamental.
Tabela 1
PAR ÂMETROS COM
CICLO DE TRABALHO DE
Caracterı́stica
φ, defasagem da tensão de saı́da.
k, amplitude da tensão de saı́da.
vdmax , tensão de dreno máxima.
idmax , corrente de dreno máxima.
CP , capacidade de potência.
50%.
Valor
2, 5747rad
1, 0741VDD
3, 5620VDD
2, 8621IL1
0, 0981
3.2. Determinação dos componentes do circuito
Duas condições de projeto são impostas, a tensão de
dreno e sua derivada com respeito ao tempo, ambas devem
ser zero no instante em que inicia a condução do transistor,
isto garante que o produto tensão-corrente de dreno (ou
seja, a potência dissipada pelo transistor) será zero durante este intervalo. A imposição destas duas condições na
análise do circuito resulta em um circuito de saı́da com um
comportamento no tempo criticamente amortecido durante
o intervalo de não condução do transistor [13].
Mediante análise do circuito [14], [15], são determinadas
equações dos componentes passivos em função da
freqüência e o ciclo de trabalho do sinal de entrada,
a tensão de alimentação DC e a potência de RF de
saı́da. Os resultados são mostrados nas equações 1 a 5 e
representadas na figura 2.
RL =
C1 =
2
VDD
2sen2 (πD)sen2 (πD+φ)
PRF OU T
π 2 (1−D)2
00
−1+2(1−D)2 π 2 +2cosφcos(2πD+φ)
RL
ω ( 2sen(πD)sen(2πD+2φ)((1−D)πcos(πD)+sen(πD))
cos(2πD+2φ)(cos(2πD)−π(1−D)sen(2πD))
− 2sen(πD)sen(2πD+2φ)((1−D)πcos(πD)+sen(πD))
)
(3)
0
RL QL
ω
C2 =
1
0
ω 2 L2
00
− L2
DE TRABALHO DE
Componente
Valor
2
0,5768VDD
PRF OU T
0,3183PRF OU T
2
ωVDD
2
0,6648VDD
ωPRF OU T
2
0,5768VDD
ωPRF OU T (QL − 1, 1526)
RL
C1
00
L2
0
L2
C2
L1
50%.
2
0,5768ωVDD
PRF OU T
−1
(QL − 1, 1526)
10RL
ω
3.3. Transistor ativo como componente não ideal.
PRF OU T (1−D)cos(πD+φ)((1−D)πcos(πD)+sen(πD))
2
sen(πD)sen(πD+φ)
ωVDD
L2 =
C OMPONENTES COM CICLO
(1)
(2)
L2 =
Tabela 2
(4)
(5)
Para altos valores do fator de qualidade do circuito de
saı́da, praticamente todo valor de ciclo de trabalho resultará
em valores realizáveis (positivos) dos componentes passivos. Quanto menor o fator de qualidade, maior o mı́nimo
ciclo de trabalho. Na figura 2 observa-se que com fatores
de qualidade do circuito de saı́da iguais a 3 e 30, o mı́nimo
ciclo de trabalho é 27, 83% e 7, 50% respectivamente. Em
[12], onde foi apresentado pela primeira vez o amplificador
classe E, é assumido um fator de qualidade do circuito de
saı́da muito alto para evitar restrições quanto ao valor do
ciclo de trabalho a ser usado.
Na tabela 1 são mostrados resultados particulares da
análise do amplificador classe E com ciclo de trabalho
de 50%. A tabela 2 mostra equações dos componentes
do circuito para o caso particular de ciclo de trabalho
igual a 50%. Este valor de ciclo de trabalho coincide
com o máximo valor de capacidade de potência [6] do
amplificador [14], [15].
Até este ponto, o transistor foi considerado um componente ideal operando em chaveamento, com resistência
nula quando operado na região de triodo e resistência muito
alta quando operado na região de corte. Esta consideração
não é adequada para aproximar o comportamento real
do transistor e ainda mais quando este opera em altas
freqüências, pois várias desvantagens são identificadas.
Quanto maior a freqüência de operação, maior a quantidade de potência necessária para carregar e descarregar a capacitância de entrada do transistor. Em geral, a
potência requerida para operar um transistor é proporcional
à capacitância de entrada, à freqüência de operação e ao
quadrado da tensão de alimentação. No amplificador classe
E, um transistor com pequena largura de canal precisará
menor potência para ser chaveado, mas sua resistência de
canal será alta, isto diminuirá a eficiência. Se a largura for
grande, a eficiência de dreno será menos afetada, mas a
potência necessária para chavear o transistor também será
maior, assim, fica comprometido o ganho de potência do
amplificador.
A largura do transistor deve ser determinada para otimizar o compromisso entre a eficiência de dreno e o
ganho de potência do amplificador. A otimização pode ser
feita considerando a maximização da eficiência de potência
adicionada P AE dado que a definição desta considera a
potência de RF de entrada do amplificador.
A análise apresentada em [16] permite definir a largura
ótima do transistor para conseguir a eficiência de potência
adicionada máxima possı́vel, com um ciclo de trabalho
4
0.5
0.2
0.4
0.6
0.8
0.2
40
30
20
10
0
1
0
0.2
0.4
0.6
D
D
(a)
(b)
6
5
4
3
2
1
0
0
50
0.4
0.6
0.8
1
0.8
1
50
40
30
20
10
0
0.2
D
0
0.2
0.4
1
0.4
0.6
0.8
1
0.6
0.8
1
100
50
0
-50
-100
-150
0
0.2
0.4
D
(e)
C2ωVDD2/PRFOUT QL=30
0.8
150
D
(d)
0.6
(c)
60
0
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1
0
D
C2ωVDD2/PRFOUT QL=3
0
L2"ωPRFOUT/VDD2
C1ωVDD2/PRFOUT
1
0
L2’ωPRFOUT/VDD2 QL=3
60
L2’ωPRFOUT/VDD2 QL=30
RLPRFOUT/VDD2
2
1.5
(f)
300
200
100
0
-100
-200
-300
0
0.2
0.4
0.6
0.8
1
D
(g)
00
0
0
Figura. 2. Valores normalizados dos componentes passivos em função do ciclo de trabalho: (a) RL . (b) C1 . (c) L2 . (d) L2 com QL = 3. (e) L2 com
QL = 30. (f) C2 com QL = 3. (g) C2 com QL = 30.
de 50%. O transistor é projetado como uma estrutura
em paralelo ou estrutura de dedos, onde cada transistor
é uma réplica de um transistor básico com dimensões
definidas arbitrariamente. Os valores dos componentes passivos coincidem com os valores apresentados na tabela 2.
O procedimento proposto na referência, o qual pode ser
implementado facilmente em um programa de computador
como MATLAB, permite obter as dimensões ótimas do
transistor em função do número de transistores em paralelo,
assim como valores da potência de RF de entrada e saı́da, da
eficiência de potência adicionada e do ganho de potência.
Um outro aspecto do transistor é sua capacitância de
saı́da. Esta capacitância, devida à junção entre o dreno e o
substrato, tem um valor dependente da tensão, da área e do
perı́metro da junção e de vários parâmetros do processo de
fabricação segundo a seguinte equação:
cd =
Wd Ld CJ
2(Wd + Ld )CJSW
+
d
d
)M J
)M JSW
(1 + PvB
(1 + PvB
(6)
onde Wd e Ld são as dimensões da área da região
de difusão de dreno, CJ é a capacitância da junção por
unidade de área sem polarização, vd é a tensão reversa
da junção (no caso, a tensão de dreno no transistor), P B
é o potencial elétrico da junção, M J é o expoente de
variação da capacitância da junção com a tensão, CJSW
é a capacitância lateral da junção por unidade de perı́metro
sem polarização, e M JSW é o expoente de variação da
capacitância lateral da junção com a tensão [17].
Como pode ser visto na tabela 2, o valor do capacitor
C1 diminui com o aumento da freqüência e aparece o risco
de que esta capacitância apresente um valor comparável à
capacitância de saı́da do transistor. Assim, quanto maior
for a freqüência de operação de um amplificador classe
E, mais importante será conhecer o comportamento da
capacitância de saı́da do transistor e considerá-la como
parte do capacitor C1 [18].
Em [19] é analisado o amplificador classe E com um
ciclo de trabalho de 50%, com a capacitância C1 substituı́da pela capacitância de saı́da do transistor devida à
área da junção e a capacitância devida ao perı́metro é
desprezada. São determinados os componentes passivos
necessários para o funcionamento ótimo do amplificador.
O procedimento de análise é igual ao apresentado neste
trabalho. Como resultados aparecem variações nos valores
00
do capacitor C1 , do indutor L2 e da tensão máxima de
dreno no transistor vdmax .
O capacitor C1 , cujo valor no caso depende da tensão de
5
dreno, tem um valor mı́nimo ou valor de capacitância da
junção sem polarização, maior do que o dado na tabela 2. O
00
indutor L2 também tem um valor maior, porém, o aumento
não é tão considerável quanto no capacitor C1 . Uma
variação que deve ser considerada é o aumento da tensão
máxima de dreno, este fator torna mais crı́tico o projeto do
amplificador em tecnologias de circuitos integrados onde
a tensão de ruptura de junção é cada vez menor com a
diminuição das dimensões mı́nimas do transistor. Todos os
resultados aqui mencionados são mostrados como gráficos
em [19].
alta freqüência. Em primeiro lugar, os diodos internos que
modelam as junções entre dreno e substrato, e fonte e
substrato, são substituı́dos por diodos externos. Em série
com cada diodo é acrescentada uma resistência associada
ao substrato, ou à ilha N no caso de transistores de canal
P.
Também são adicionadas indutâncias e resistências parasitárias em cada terminal do transistor. As indutâncias são
de valor fixo [23], enquanto as resistências estão associadas
à resistência de folha, contatos e vias presentes em cada
terminal. A figura 3 mostra o modelo descrito para um
transistor MOS de canal N.
4. PROJETO
PORTA
As ferramentas usadas para o projeto do circuito são:
Mentor Graphics para o desenho do layout e extração dos
componentes do circuito, Eldo [20] para a simulação do
circuito, e Asitic [21] para o projeto e modelamento dos
indutores integrados.
lg
rg
FONTE
ls
rs
4.1. Caracterı́sticas da tecnologia disponı́vel para o projeto
O circuito será fabricado utilizando tecnologia CMOS
de 0,35µm com uma tensão de alimentação DC de 2, 5V ,
esta tensão é menor que a tensão nominal de alimentação
da tecnologia (3, 3V ) para evitar um pico de tensão de
dreno maior que o máximo especificado na tecnologia.
A tecnologia a ser usada tem quatro nı́veis de metal e
dois nı́veis de silı́cio policristalino2 , estas camadas prestam
uma grande flexibilidade no projeto de circuitos analógicos;
o número de nı́veis de metal pode ser aproveitado para
projetar indutores integrados no nı́vel mais alto, ou interconectando vários nı́veis em paralelo para conseguir maior
capacidade de corrente; com respeito aos dois nı́veis de
silı́cio policristalino, estes são aproveitados para projetar
capacitores de placas paralelas.
Em geral, qualquer tecnologia usada em um projeto de
circuito integrado impõe restrições ao desempenho do circuito, por exemplo, limita a máxima tensão nos transistores
para evitar ruptura e a máxima corrente pelas linhas de
metal segundo as especificações de densidade de corrente
e resistências dos diferentes materiais condutores, entre
outros. O conhecimento da tecnologia permite estabelecer
um modelo para cada componente do circuito no qual
são considerados diferentes efeitos parasitários tais como
resistências e capacitâncias.
2O
silı́cio policristalino é chamado de POLY Silicon na literatura.
d jdb
r b2
r b1
DRENO
SUBSTRATO
Figura. 3.
Modelo de transistor MOS de canal N para RF.
Os valores das resistências parasitárias são extraı́dos do
layout do transistor. Os valores das indutâncias parasitárias
são fornecidos pelo fabricante, explicando que estes valores
foram determinados sob testes de transistores de comprimento de canal 0, 35µm e largura 5 e 10 µm.
Utilizando os nı́veis de metal mais altos da tecnologia é
possı́vel projetar indutores espirais, o projeto deste tipo de
indutores tem sido tema de estudo de vários trabalhos [24],
[25], [26]. O valor da indutância depende da geometria da
espiral, especificamente do número de espiras, da largura
das linhas de metal, do espaçamento entre espiras e do
diâmetro da espiral. Um modelo usado para estes indutores
em alta freqüência é o modelo π, mostrado na figura 4.
A resistência rls em série com a indutância é devida à
resistividade das linhas de metal. A interação da estrutura
projetada com o substrato é modelada com os capacitores
clsub1 e clsub2 , e os resistores rlsub1 e rlsub2 .
L
4.2. Modelos dos componentes do circuito para RF
A seguir serão detalhados os modelos de transistores,
indutores e capacitores, estes componente farão parte do
circuito amplificador de potência. Com estes modelos são
incluı́dos no circuito os efeitos parasitários causados pela
natureza condutiva do substrato.
Dentro da tecnologia é usado para o transistor MOS o
modelo BSIMV3v3.1 [22], com várias modificações feitas
para modelar o comportamento do substrato de silı́cio em
d jsb
rd l d
r ls
clsub1
clsub2
r lsub1
r lsub2
SUBSTRATO
Figura. 4.
Modelo de indutor para RF adotado no ASITIC.
Existem programas de computador para modelamento
de indutores espirais integrados, como o ASITIC [21],
desenvolvido por A. M. Niknejad, na Universidade de
California em Berkeley, que determina o modelo π do
6
indutor e permite otimizar a estrutura para conseguir um
determinado valor de indutância ou fator de qualidade.
O modelo proposto para capacitores (figura 5) em RF
inclui uma resistência e uma indutância em série, associadas com as placas de silı́cio policristalino; inclui também
componentes de resistência e capacitância associados com
a presença do substrato em baixo da estrutura.
l cs
a considerável diminuição do nı́vel de potência de RF de
saı́da comparado ao valor utilizado nos cálculos. Sobre
o circuito projetado foi então feito um procedimento de
otimização buscando aumentar o nı́vel de potência de saı́da
a 2, 4GHz e melhorar a resposta em freqüência. A tabela
3 mostra os valores dos componentes do circuito antes e
depois da otimização.
C r cs
Tabela 3
VALORES DOS COMPONENTES DO
ccsub1
r csub2
SUBSTRATO
Figura. 5.
CIRCUITO PROJETADO .
ccsub2
Modelo de capacitor para RF.
4.3. Determinação dos componentes do circuito
O circuito projetado é ilustrado na figura 6. Para compensar o efeito capacitivo da porta do transistor e procurar
não ter sinal refletido, é colocado um indutor em série na
entrada do circuito cujo valor foi ajustado em simulação.
O circuito de saı́da é acrescentado com uma rede formada
pelos elementos C3 e L3 , para transformar a impedância
de saı́da a 50Ω, [5], [27].
Parâmetro ou
Componente
RL (Ω)
RA (Ω)
C1 (pF )
C2 (pF )
L1 (nH)
L2 (nH)
L3 (nH)
C3 (pF )
W (µm)
Valor Inicial ou
ou Calculado
18,025
0,68
1,99
23,91
3,59
1,59
1,766
338
Valor após
Otimização
50
0,68
1,30
23,91
4,20
1,98
2,20
450
Após a otimização, com um transistor de 450µm de
largura, é maximizada a P AE com um valor de 54, 05% e
uma potência de RF de saı́da de 63, 92mW . Estes resultados foram obtidos com simulação considerando apenas os
efeitos parasitários do transistor.
VDD
4.4. Layout e simulação final
O layout do circuito é mostrado na figura 7, este ocupou
uma área de 1215µm x 1020µm.
L1
L2
L3
C3
C1
M1
RA
L IN
vin
C2
Figura. 6.
Circuito Amplificador classe E projetado.
Inicialmente foram determinados valores para os componentes passivos do circuito a partir das equações da tabela 2,
assumindo a fonte de alimentação VDD = 2, 5V , a potência
de saı́da PRF OU T = 200mW , o fator de qualidade da rede
de carga QL = 3 e a freqüência de operação f = 2, 4GHz.
Com os valores dos componentes calculados inicialmente
foi realizada simulação para determinar a largura de canal
ótima para o transistor. Assim, a largura de canal obtida
foi 315µm e com esta obteve-se eficiência PAE igual a
52, 10% e a potência de RF de saı́da igual a 51, 50µm. Estas
simulações foram feitas usando o modelo do transistor
fornecido pela foundry. Observou-se após desta simulação
Figura. 7.
classe E.
Layout implementado do circuito amplificador de potência
O transistor ativo foi projetado em uma estrutura de
100 transistores em paralelo ou estrutura em dedos, isto
para reduzir as resistências parasitárias de dreno, porta e
fonte. O transistor básico tem largura de canal de 4, 5µm
7
Tabela 4
C OMPARAÇ ÃO ENTRE AS SIMULAÇ ÕES DO AMPLIFICADOR COM
E SEM INDUTORES INTEGRADOS COM EFEITOS PARASIT ÁRIOS .
Simulações com indutores ideais
SLOW
TYPICAL
FAST
PRF OU T (mW ) P AE (%) PRF OU T (mW ) P AE (%) PRF OU T (mW ) P AE (%)
30,62
54,63
50,04
60,89
38,95
18,17
Simulações com indutores com efeitos parasitários
SLOW
TYPICAL
FAST
PRF OU T (mW ) P AE (%) PRF OU T (mW ) P AE (%) PRF OU T (mW ) P AE (%)
14,40
13,50
21,82
16,57
13,85
5,02
para conseguir a largura total de 450µm. Foram implementados indutores quadrados em espiras, utilizando até
três camadas de metal em paralelo para permitir um alto
fluxo de corrente, e tentar diminuir a resistência parasitária
em série. O indutor L1 será externo por causa do seu alto
valor, além de que ocuparia uma grande área se integrado
e teria uma resistência parasitária muito alta. No layout
foi deixado um pad disponı́vel para conectar o indutor
externo. Os capacitores C2 e C3 foram projetados como
estruturas de placas paralelas, implementadas com as duas
camadas de Silı́cio policristalino, utilizando os parâmetros
do processo da tecnologia disponı́vel. Entretanto, o capacitor C1 consiste das capacitâncias da junção de dreno e
do pad deixado para conectar o indutor L1 , apresentando
assim um valor suficiente para o projeto. Os pads usados
foram desenhados no layout cumprindo as restrições da
tecnologia, entre estas restrições estão a forma retangular e
a dimensão mı́nima de 95µm para cada lado, o processo de
extração do circuito a partir do layout consegue determinar
os efeitos parasitários associados aos pads, deste modo,
estes efeitos são considerados na simulação pós-layout. Em
geral, as linhas de metal foram projetadas com a máxima
largura possı́vel segundo as regras de projeto da tecnologia
disponı́vel. Em vários casos utilizaram-se duas camadas de
metal em paralelo com o propósito de suportar altos nı́veis
de corrente.
A etapa seguinte foi a extração do circuito elétrico
do amplificador de potência a partir do layout mostrado
na figura 7, utilizando o programa ICStation de Mentor
Graphics. A extração realizada permite obter os transistores,
capacitores, nós e pads do circuito com seus componentes
parasitários, e as resistências associadas às linhas de metal
que interconectam os componentes do circuito. Apenas
os indutores não são obtidos na extração. Os indutores
com todos seus componentes parasitários, determinados
com o programa Asitic, são adicionados à extração para
realizar as simulações e estimativas finais de desempenho
do amplificador de potência.
Um procedimento interessante para mostrar a dependência entre o desempenho do circuito e a qualidade dos indutores projetados é apresentar os resultados
de simulações pós-layout considerando os indutores tanto
como componentes ideais quanto como componentes com
efeitos parasitários.
Na tabela 4 são apresentados os resultados dos três
possı́veis casos de simulação do circuito operando em
2, 4GHz, com parâmetros SLOW, TYPICAL e FAST para o
transistor, segundo os modelos fornecidos pelo fabricante.
Com estes resultados pode-se iniciar a concluir que os
efeitos de perdas de potência causadas pelos indutores
integrados causam uma deterioração do desempenho do
amplificador.
Na figura 8 são mostrados os resultados de potência de
RF de saı́da e eficiência de potência adicionada obtidas
da simulação do circuito com indutores integrados com
efeitos parasitários, considerando variação da freqüência de
operação.
Os últimos resultados de simulação a comentar são os valores da corrente IL1 , que é a mesma corrente entregue pela
fonte de alimentação DC. Com operação do circuito em
2, 4GHz, o valor médio da corrente IL1 foi de 30, 33mA
quando simulado com parâmetros SLOW, 42, 51mA quando
simulado com parâmetros TYPICAL e finalmente 86, 33mA
quando simulado com parâmetros FAST.
5. RESULTADOS EXPERIMENTAIS
Uma placa de teste foi projetada e fabricada, nesta
placa foi colado o circuito integrado fabricado e mediante
microsoldagem foi conectado ao circuito o indutor L1 . Este
indutor foi construı́do utilizando um núcleo de ferrite, as
medidas deste indicaram que o valor da indutância obtida
foi de 41nH. Este valor de indutância é adequado, ressaltase que o valor calculado para este indutor (23,91nH) era um
valor mı́nimo para considerá-lo uma impedância muito alta
(idealmente circuito aberto) na freqüência de operação.
Os equipamentos utilizados durante o teste foram um
gerador de pulsos HP 8133A, uma fonte de alimentação
DC HP 3620A, um analisador de espectros HP 8565E e
um osciloscópio Tektronix 11801B. O gerador de pulsos
HP 8133A foi utilizado para fornecer ao circuito um
sinal de entrada que pudesse operar o transistor ativo em
chaveamento, a amplitude total desta tensão foi mantida
sempre entre zero volts e a tensão de alimentação DC.
Observou-se que a máxima potência de saı́da de RF
em 2, 4GHz é 11, 83dBm ou equivalente, 15, 24mW , e
que a máxima potência de RF de saı́da é 12, 33dBm
ou equivalente, 17, 10mW e acontece em 2, 1GHz. Estas
medidas foram feitas com o analisador de espectro. A figura
9 mostra a máxima potência de RF de saı́da obtida em
função da freqüência de operação.
8
PRFOUT (mW)
PRFOUT (mW)
25
20
15
10
5
0
2,0 2,1 2,2 2,3 2,4 2,5 2,6
35
30
25
20
15
10
5
0
30
PRFOUT (mW)
30
PAE (%)
PAE (%)
PAE (%)
5
15
10
5
0
2,0 2,1 2,2 2,3 2,4 2,5 2,6
f (GHz)
(a)
(b)
2,0 2,1 2,2 2,3 2,4 2,5 2,6
f (GHz)
20
2,0 2,1 2,2 2,3 2,4 2,5 2,6
f (GHz)
10
f (GHz)
15
0
15
0
20
5
20
2,0 2,1 2,2 2,3 2,4 2,5 2,6
f (GHz)
10
25
14
12
10
8
6
4
2
0
2,0 2,1 2,2 2,3 2,4 2,5 2,6
f (GHz)
(c)
Figura. 8. Resultados das simulações finais de potência de RF de saı́da e eficiência de potência adicionada em função da freqüência. (a) Com parâmetros
SLOW; (b) Com parâmetros TYPICAL; (c) Com parâmetros FAST.
por isto, a eficiência de dreno, que foi medida, apresentou
um valor ainda menor que o valor da eficiência de potência
adicionada estimada em simulacão.
PRFOUT (dBm)
11
10
9
6. CONCLUS ÕES
8
Um amplificador de potência a 2, 4GHz foi projetado.
Da simulação pós-layout, aparece uma grande redução
da potência e a eficiência do circuito quando simulado
com os componentes totalmente modelados incluindo os
parasitários. As perdas nos indutores são bastante altas.
Da simulação do circuito observou-se em 2, 4GHz,
simulado com parâmetros SLOW, TYPICAL e FAST, uma
potência de RF de saı́da máxima de 14, 14mW , 21, 82mW
e 13, 85mW respectivamente, com eficiência de dreno
adicionada de 13, 50%, 16, 57% e 5, 02% respectivamente.
Dos testes do circuito obteve-se uma potência de RF
de saı́da de 11, 83dBm ou 15, 24mW em 2, 4GHz, mas
a máxima potência de RF de saı́da foi 12, 33dBm ou
17, 10mW em 2, 1GHz. O resultado é considerado baixo,
quando comparado com o resultado da simulação póslayout. Estes resultados podem estar afetados pelos indutores integrados, os modelos estimados pelo programa Asitic
indicam fatores de qualidade maiores do que os tipicamente
obtidos com estes indutores.
Houve dificuldade para determinar a potência de RF
que está sendo aplicado efetivamente o circuito, e portanto, dificuldade também de determinar a eficiência de
potência adicionada. A eficiência de dreno determinada foi
de 10, 79%.
As perdas nos indutores são bastante altas. Uma ótima
caracterização dos indutores integrados é necessário para
obter resultados de testes satisfatórios em projetos de
circuitos integrados para RF. Esta caracterização pode ser
inclusive prática e não apenas em simulação. Uma outra
7
6
5
1.9 2.0 2.1 2.2 2.3 2.4 2.5 2.6
f (GHz)
Figura. 9. Potência de RF de saı́da em função da freqüência de operação.
Utilizando o gerador de pulsos como sinal de RF de
entrada para o amplificador, houve dificuldade de determinar nos testes a potência de RF que efetivamente está
entrando ao circuito, com isto, não foi possı́vel determinar
a eficiência de potência adicionada. A eficiência de dreno
foi determinada para o caso de máxima potência de RF de
saı́da em 2, 4GHz, neste caso, a fonte de alimentação DC
tomou um valor de 3, 0V e a corrente entregue pela fonte
foi de 47, 10mA. Com estes valores, a eficiência de dreno
determinada foi de 10, 78%.
Finalmente, pode-se dizer que a potência de saı́da verificada nos testes foi da ordem do valor obtido no caso
de simulação com parâmetros SLOW para o transistor, a
fonte de alimentação DC e a corrente entregue por esta
precisaram valores mais altos do que os valores simulados
para gerar a potência de RF de saı́da máxima observada,
9
alternativa para os indutores é a implementação destes com
a técnica Bond Wire, a qual permite implementar indutores
externos ao substrato, com maiores fatores de qualidade,
isto sem duvida melhoraria o desempenho do circuito. Um
inconveniente aparece, os indutores projetados com esta
técnica são de valores pequenos, poucos nano Henrys.
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