docKlassifizierung der Halbleiterspeicher
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Klassifizierung der Halbleiterspeicher
Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer Klassifizierung der Halbleiterspeicher Halbleiterspeicher nicht flüchtig flüchtig RAM nicht löschbar löschbar statisch dynamisch ROM PROM EPROM EEPROM SRAM DRAM Dabei bedeuten die Abürzungen: ROM RAM PROM EPROM EEPROM SRAM DRAM Read Only Memory Random Access Memory Programmable ROM Erasable PROM Electrical EPROM Static RAM Dynamic RAM Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer ROM (Read Only Memory) UB R Zeile 0 Zeile 0 Zeile 1 Zeile 1 R Daten Daten ROM wird im Herstellungsprozess programmiert. Sinnvoll erst bei hohen Stückzahlen Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer PROM (Programmable ROM) UB UB Daten Daten R Programmieren erfolgt durch das Durchschmelzen einer Sicherung ( fusable link). (zerstörendes Schreiben) Programmierung nicht bei der Herstellung, sondern beim Kunden Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer EPROM (Erasable PROM) spezieller MOS-FET Transistor mit isoliertem zusätzlichen Gate (Floating Gate) +UB R G D S G FG FG n n D S p Daten Programmieren einer EPROM-Zelle 1. hoher Kanalstrom zwischen Source und Drain. ( 21V an Drain) 2. hohe Feldstärke zwischen Gate und Source. (21V an Gate). Dadurch werden Elektronen durch das dünne SiO2 (Dicke ca. 30 nm) auf das Floating Gate transportiert Diese sammeln sich dort an und verschieben mit ihrer Ladung die Schwellspannung des Transistors auf ca. 6V. Mit der üblichen Betriebsspannung von 5 V am Gate wird der Transistor nicht mehr leitend. Speicherdauer ca.10 Jahre Löschen einer EPROM-Zelle Eine EPROM-Zelle wird durch energiereiches UV-Licht gelöscht. Hierzu hat der EPROM-Speicher ein lichtdurchlässiges Fenster im Gehäuse. Durch die Photonen erhalten die FG-Elektronen soviel Energie, daß sie durch den Isolator zum Gate bzw. zum Substrat gelangen und dorthin abfließen können. Durch den Photonenbeschuß werden allerdings auch Fehlstellen im Kristallgitter erzeugt, die dazu führen, daß die Schwellspannung sich mit jeder Programmierung ein wenig verschiebt. Aus diesem Grund ist die Anzahl der Lösch- und Programmierzyklen auf einige Hundert beschränkt. Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer EEPROM (Electrical Erasable PROM) • EEPROM braucht zum Löschen nicht aus der Schaltung genommen werden. • Aufbau ähnlich EPROM, das Floating Gate reicht bis über das n - Gebiet des Drain. Abstand zwischen FG und Drain ist nur einige Nanometer • Zur Selektion muß der Speicherzelle ein Schalttransistor vorgeschaltet werden. +UB R G D S +UB Adressen G G FG FG n n p D S Schalttransistor D S Speichertransistor Daten Lesen einer EEPROM-Zelle • Gate des Schalttransistors auf 5V , der Schalttransistor wird leitend • Der Speichertransistor wird nur leitend, wenn sich auf dem FG keine Ladungen befinden => 0V an Datenleitung • Ist das Floating Gate geladen, so schaltet dieser nicht, => 5V an Datenleitung Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer Programmierung einer EEPROM-Zelle Grundzustand zum Programmieren ist ein geladenes FG, d. h. der Speichertransistor sperrt (Es ist eine „1“ programmiert). • Löschen => Laden des FG. 20 V an G und 0V an Drain des Speichertransistors=> Elektronen werden von Drain auf FG gezogen 5V R Adressen 5V 20V G G FG D S D S 0V Daten • Programmieren einer „0“ => Entladen des FG Auswahl durch 21V an Gate des Schalttransitors und 18V an Datenleitung => Schalttransitor schaltet und legt 18V an Drain des Speichertransistors, 0V an Gate und 18V an Drain => FG wird entladen 0V R Adressen 0V 21V G G FG D S D S +18V Daten • Programmieren einer „1“ => FG bleibt geladen 0V an Daten=> 0V an Drain des Speichertransitors Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer Statische CMOS-Speicherzelle Speichern der Information in einem FlipFlop, realisiert mit rückgekoppelten CMOS Invertern +Ub T1 T5 T2 T3 T4 T6 A B1 B0 Aufbau einer statischen CMOS-Speicherzelle (CMOS = Complemtary MOS ) Lesen: A wird aktiviert, T5 und T6 schalten durch. An den Spaltenleitungen B0 und B1 wird durch einen Schreib/Leseverstärker der Zustand des FlipFlops abgegriffen und als 1 bzw 0 auf die Datenleitung gegeben. Schreiben: Der Schreib/Leseverstärker generiert entsprechend des angelegten Datenbits die Spannungspegel für die Leitungen B0 und B1. Das über die Adressleitung A ausgewählte FlipFlop kippt in den entsprechenden Zustand. Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer Aufbau einer DRAM-Zelle UB UB UP Leitungskapazität S D Speicherkapazität G Adressen Daten Querschnitt durch eine DRAM-Zelle Die Information wird beim DRAM in einem kleinen Kondensator gespeichert, der durch das vergrößerte Draingebiet gebildet wird. Die Kapazität beträgt ca. 0,1 pF - 0,5 pF. S G n D n p Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer Organisation eines Speicherbausteins A0 A1 Speichermatrix 2n x m Deco der (quadratisch) Ai Schreib - Leseverstärker Aj Deco der Spaltenmux An /OE R/W I/OTreiber I/OTreiber D0 D1 ... I/OTreiber Dm Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer Aufbau eines DRAM-Bausteins Register A0 A1 Deco der Speichermatrix 2n x m (quadratisch) An/2 / RAS Schreib - Leseverstärker Register A0 A1 Deco der Spaltenmux An/2 /OE I/OTreiber R/W / CAS DI/DO /RAS = Row Address Strobe /CAS = Column Address Strobe Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer Refresh • • • • • Ähnlich dem Lesezugriff Zeilenadressen werden intern oder extern erzeugt Eine Zeile wird gleichzeitig aufgefrischt 3-5% der Zugriffszeit geht im Mittel durch Refresh verloren Es gibt mehrere Refresh-Modi RAS Only Refresh Beim RAS-Only-Refresh wird von außen die aufzufrischende Zeilenadresse angelegt und nur das /RAS-Signal aktiviert. Innerhalb einer spezifizierten Zeit muß dies für jede Zeile einmal gemacht werden. Extern muß ein Zähler vorhanden sein, der bei jedem Refresh erhöht wird. Diesen Modus beherrschen alle DRAM-Typen. Zykluszeit /RAS Adressen Zeilenadr CAS before RAS Refresh In diesem Fall besitzt das DRAM einen internen Adreßzähler. Eine RefreshAdresse braucht nicht angelegt zu werden. Durch die Signalfolge /CAS vor /RAS wird der Refresh-Modus aktiviert und der interne Refreshzähler inkrementiert. Dieser Modus ist bei den heutigen Bausteinen Standard. Zykluszeit /RAS /CAS Schnelle Zugriffsmethoden Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer Interleave 2-Wege Interleaving: Eine Möglichkeit die Zykluszeit beim Seitenwechsel zu umgehen, ist das Interleaving. Hierzu wird der Speicher in sogenannte Banks aufgeteilt, die dann separat mit zeitlich versetzten RAS- und CAS-Signalen angesprochen werden. Am Beispiel eines 2-Wege-Interleaving soll das Prinzip verdeutlicht werden. Der gesamte Speicher wird in 2 Blöcke (Banks) aufgeteilt, die mit 2 separaten Speicherbausteinen realisiert werden. Die geraden Adressen liegen nun in Bank0 und die ungeraden Adressen in Bank1. Bei einem sequentiellen Zugriff (z.B. Cache-Line auffüllen) werden die beiden Banks nacheinander angesprochen, so dass sich, wie oben gezeigt, effektiv eine Verdoppelung der Zugriffsrate ergibt. Während nach einem Zugriff auf Bank 0 die Precharge-Zeit abgewartet werden muss, wird bereits auf Bank 1 zugegriffen. Für die Zugriffsrate ist also nicht die Zykluszeit, sondern nur die Zugriffszeit maßgebend. Mikrocomputertechnik Fachbereich Elektrotechnik Prof. Dr. Bayer Page-Modus Beim Page-Modus (Seitenzugriff) bleibt eine Zeile adressiert. Nur beim ersten Zugriff auf die Zeile wird die volle Zugriffszeit benötigt. Da bei den Folgezugriffen innerhalb der Zeile nur noch die Spaltenadressen angelegt werden müssen, erfolgen diese Zugriffe schneller. Wie im obigen Zeitdiagramm angedeutet, erfolgt der Zugriff innerhalb einer Seite (Page) ca. 2-3 mal schneller. Muss auf eine andere Zeile zugegriffen werden, wird der PageModus abgebrochen.
