6. Speicher

Humboldt-Universität zu Berlin, Dr. Winkler
Digitale Systeme (Grundlagen 6)
10.05.2010
6. Speicher
6.1.
Übersicht
Informationsspeicher sind eine entscheidende Grundlage für Informationstechnik, sie haben die
Aufgabe, Daten und Programme schnell und effektiv zur Verfügung zu stellen.
Ihre technischen und ökonomischen Parameter begrenzen die Leistungsparameter der
informationstechnischen Geräte (Computer, Massenspeicher, Drucker)
Deshalb werden immer neue Speicherprinzipien entwickelt und auf ihre technische
Verwendbarkeit hin untersucht.
•
•
•
Informationsspeicher
Speicherkapazität
10
10
12
neuronale
Speicher
Magnetband
Festplatte
9
Bild 1:
Floppy
10
Speicherkapazität und Zugriffszeit
einiger Informationsspeicher
6
10
genetische
Die Grafik enthält Informationsspeicher im weiteren Sinne, so
Speicher
auch neuronale Speicher (niedere Tiere unten, Mensch oben) und
genetische Speicher (Viren, Bakterien links, Säugetiere rechts
oben). Quelle: Völz, Informatik
3
HalbleiterSpeicher
1ns
1uS
1ms
1s
10 s min
h Tage...
Zugriffszeit
6.1.1
Anforderungen eines Rechners an ein Speichermedium
typ. Zugriffszeit eines Rechner-Hauptspeichers (dynamischer RAM):
50 ns/Byte
typ. Zugriffszeit eines Rechner-Hauptspeichers (statischer RAM):
10 ns/Byte
typ. Zugriffszeit einer Festplatte:
IBM-AT
Datenlesegeschwindigkeit
33 MHz
10 MByte/s -> 100 ns/Byte
Spurwechselzeit 1 ms
Spurzugriffszeit 10 ms
typ. Zugriffszeit einer Diskette:
Datenlesegeschwindigkeit
30 kByte/s -> 30 µs
Spurwechselzeit 30 ms
zum Vergleich:
Spurzugriffszeit 0,3 s
Halbleiterspeicher
speichern:
- Strom
- Spannung
- Ladung
- Widerstand
1 Buszyklus 80486 (33 MHz)
= 2 Takte
= 60 ns
= Zeit für eine
16-bit-Addition
z.B. 32767
+32767
=65534
330 m/s
0,020 mm
rückgekoppelte Systeme
(Flipflop-Schaltungen mit Transistoren)
rückgekoppelte Systeme
(Flipflop-Schaltungen mit Feldeffekt-Transistoren)
Kondensator
Schmelzsicherungen (Fuse, Antifuse)
in Abhängigkeit von der Zeit:
- ständig
statische Speicher
6-1
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- kurzzeitig (ms .. s)
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dynamische Speicher
und von der Stromversorgung:
- abhängig
flüchtige Speicher
- unabhängig
nichtflüchtige Speicher
mit der Zugriffsart:
- direkt
jedes (feststehende) Speicherelement kann gleichermaßen und
unabhängig ausgewählt werden
gleichberechtigte Auswahl einer Speicherzelle (Bit) oder eines
Speicherwortes (meist Byte)
Information läuft linear oder zyklisch an feststehenden EinAusgabetoren vorbei (z.B. Schieberegister)
Zugriff erfolgt über ein Suchwort, welches mit den Daten assoziiert ist
- wahlfrei
- seriell
- inhaltsadressiert
6.1.2
•
•
•
Kenngrößen von Speichern
Speicherkapazität:
eine Speicherzelle (Flipflop, Kondensator, Widerstand) speichert eine binäre Information
(0/1), also 1 bit
1 024
Zellen -> 1 Kbit (210 bit)
1 048 576
Zellen -> 1 Mbit (220 bit)
Zugriffszeit
Zeitspanne zwischen Speicheraufruf (Adressierung) und Bereitstellung des Speicherinhaltes
(Lesevorgang) bzw. Übernahme der Speicherinformation (Schreibvorgang)
technische Parameter:
Leistungsverbrauch, Kosten, Alterung, Zuverlässigkeit, Anforderungen an die Stromversorgung
usw.
.
6.1.3
Speicherorganisation
lineare (1-dim.) Anordnung von 2n Speicherzellen
1 bit - Speicherzelle
0
A0
A1
A n-1
Anwahlleitung
1
2
2 n -1
Dekoder 1 aus 2
D
n
Matrix- (2-dim.) Anordnung (alternative Anordnung)
Matrix- (2-dim.) Anordnung von 2n+m Speicherzellen
A0
A1
A n-1
An
An+1
A n+m-1
A0
A1
Dekoder 1 aus 2 n
Dek.
1
aus
2m
Bild 2:
6.1.4
0
1
2 n -1
A n-1
2n
2n+1
2 n+1- 1
An
An+1
D
2
n+m-1
2
+1
n+m-1
2
n+m
-1
Anordnung von Speicherzellen
A n+m-1
Dek.
1
aus
n
2
0
2n
2 n+m-1
1
2n+1
2 n+m-1+1
2 n -1
2 n+1- 1
2 n+m- 1
Dek.
1
aus
2m
DIN
DOUT
Schreib-Lesespeicher
Ablegen, Aufbewahren und Lesen der Information ist beliebig oft möglich, die vorige Information wird
beim Schreibvorgang gelöscht (überschrieben)
6-2
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•
•
•
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Matrixspeicher:
RAM (random access memory):
Serielle Speicher:
CCD (charge coupled devices):
Inhaltsadressierte Speicher:
CAM (content addressable memory):
6.1.5
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Speicher mit wahlfreiem Zugriff
Speicher auf der Basis von Ladungsverschiebungen
Speicher mit Zugriff über ein Suchwort, welches mit
den Daten assoziiert ist
Festwertspeicher
speichern Informationen, die nur einmal abgelegt und nicht wieder verändert werden.
ROM (read only memory):
nur-Lese-Speicher, i.A. bei der Herstellung programmiert
(Maskenschritte)
PROM (programmable ROM):
vom Anwender einmalig programmierbarerer
Festwertspeicher (Programmiergerät)
EPROM (eraseable PROM):
komplett löschbarer Festwertspeicher (UV-Licht)
Flash-EPROM:
komplett oder blockweise elektrisch löschbarer
Festwertspeicher
EEPROM (electrical EPROM):
bit- oder byteweise elektrisch löschbarer Festwertspeicher
6.2.
Aufbau von Halbleiterspeichern
6.1.1
statische Speicherzellen
Ist der Informationsträger der Strom oder die Spannung, so muss durch Rückkopplung unter
Energieaufnahme der Strom oder die Spannung aufrechterhalten werden. Ein geeignetes Prinzip sind
Flip-Flop Schaltungen:
Q
Bild 3: Flipflop-Grundstruktur
Schaltungstechnisch lassen diese sich durch Gatter (NAND oder NOR) realisieren, eine kompaktere
Anordnung ergibt sich durch Nutzung von Feldeffekttransistoren als Negator bzw. Schalter:
+Us
TS3
TS1
TA2
TA1
TS4
TS2
Bild 4: statische RAM- Speicherzelle
A
D
TA
Ts
Adressleitung
Datensammelleitung
Anwahltransistoren
Speichertransistoren (CMOS-Flipflop)
Der Zustand des FF (Ts1..4) kann über die beiden Anwahltransistoren TA auf den Datensammelleitungen D und D unmittelbar gelesen oder verändert werden. Die Zugriffszeiten auf die
Speicherzellen sind sehr kurz (ns-Bereich). In CMOS-Technologie lassen sich sehr energiearme
Speicherzustände erreichen, mit Hilfe von Batterien (z.B. Lithiumzellen) lassen sich auch lange
Speicherzeiten für statische CMOS-Zellen realisieren. (ca. 10 Jahre).
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dynamische Speicherzellen
In dynamischen Speicherzellen wird die Ladung eines Kondensators als Informationsträger genutzt.
TA
C
Bild 5: dynamische RAM-Speicherzelle
Beim Lesevorgang wird die Ladung durch das Schalten auf die kapazitätsbehaftete
Datensammelleitung D zerstörend ausgewertet. Beim Speichern tritt bedingt durch den endlichen
Ausschaltwiderstand (Roff – Widerstand) des Anwahltransistors eine Entladung des
Speicherkondensators im Zeitraum ms ... s auf.
Lösung: Die Ladung muss regelmäßig aufgefrischt werden (Refresh) und nach dem Lesen neu
eingeschrieben werden.
R0 .. R127
Refreshverstärker 1
+Us
T0
T2
R128 .. R255
T2
D
D
C0
T1,1
+Uref
CS 1,128
CS^0,0
C0
T1,2
Cref,0
Cref,128
C1
... usw bis ...
T0
Refreshverstärker 1024
CS 1023.128
CS 1023,0
C1023
Bild 7: Refreshverstärker für 128 Speicherzellen
Ein Refreshvorgang beruht auf dem Ladungsvergleich zwischen dem Speicherkondensator Cs und
einem auf eine Vergleichsspannung Uref aufgeladenen Referenzkondensator Cref.
Im einzelnen laufen folgende Vorgänge ab:
T0 Vorbereitungsphase:
Neutralisieren des Refresh-Verstärkers (Flipflop-Struktur)
Aufladen des Referenzkondensators mit Uref = 1/2 Us
T1 Vergleichsphhase:
Eine R (Row) -Anwahlleitung wird aktiviert, die beiden ausgewählten
Speicher- und Referenzkondensatoren werden an den Refreshverstärker
angeschaltet, das Flipflop wird in Abhängigkeit der Ladungsmengen
asymmetrisch voreingestellt.
T2 Aktive Refresh-Phase: Die Lasttransistoren des Refreshverstärkers werden zugeschaltet, das
Flipflop kippt vollständig in die voreingestellte Lage um, dabei werden
Referenzkondensator und Refreshkondensator ge- bzw. entladen. Aus
der Symmetrie der Anordnung ergibt sich die Möglichkeit, je nach
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Anlegen der Takte T1.1. oder T1.2 links- und rechtsseitig liegende
Speicherkondensatoren Cs1,1 bzw. Cs1,2 zu nutzen.
Unmittelbar nach dem Refreshvorgang kann durch Aktivierung einer C (Column) Anwahlleitung eine
Zelle gelesen oder beschrieben werden.
Aus der Symmetrie der Anordnung ergibt sich die Möglichkeit, je nach Anlegen der Takte T1.1. oder
T1.2 links- und rechtsseitig liegende Speicherkondensatoren zu nutzen.
Architektur von Halbleiterspeichern
Statische RAM´s werden heute vorwiegend in CMOS-Technologie. Nur für besonders schnelle
Anwendungen (Speicher in Digitaloszilloskopen, Logikanalysatoren) wird ECL-Technologie genutzt.
Sie sind meist byte-organisiert, d.h. erlauben parallele 8-bit-Schreib/Lesezugriffe.
Als Beispiel dient der 8 k x 8 Bit-CMOS RAM MB 8464. Ähnlichen Aufbau besitzen höherintegrierte
Typen, z.B. 1M x 8 bit.
A0
A1
Adr.Puffer
13 bit
Dek.
1
aus
512
Dek.
1
aus
16
A 12
CS1
CS2
OE
WE
R511
512 x 16 x 8
6-TransistorZellen
R1
R0
128 (16x8)
Daten D,D
D15
Spaltenauswahl
8 x (16 auf 1)
D0
D0
D7
8 bidirektionale
Treiber
Steuerlogik
D0
D7
Bild 8: Blockschaltbild eines 8k x 8 bit statischen CMOS Speichers MB8464
13
2 = 8192 Bytes Speicherkapazität = 65536 Speicherzellen
Wesentliche Kenngrößen sind neben der Speicherkapazität die Zugriffszeiten, insbesondere
Lesezugriffszeit tAA bzw. Schreibzeit tWL bzw. die Zykluszeiten für ein wiederholtes Schreiben tRC
bzw. tWC. Vor dem WE-Schreibsignal müssen die Adressen für eine Zeit tAS anliegen (Setup-Zeit).
1
CS1
Z
CS2
Z
OE
Z
0
1
0
1
Lesen
erfolgt
0
WE
1
Z
0
A
1
gültige Adresse
Z
0
D
Z
1
0
ungültig
tAA
gültige Lesedaten
tRC
6-5
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1
CS1
Z
CS2
Z
OE
Z
WE
Z
A
Z
0
1
0
1
0
1
Schreiben
beendet
0
1
gültige Schreibadresse
0
D
Z
1
gültige Schreibdaten
0
tAS
tWP
tWC
Bild 9: Lese-und Schreibzyklus eines statischen CMOS-RAM
Der geringe Ruhestrombedarf von statischen CMOS-RAM´s ermöglicht den Datenerhalt durch
Batteriepufferung, es werden Typen mit in das Gehäuse integrierter Lithiumzelle angeboten, die eine
garantierte Lebensdauer von 10 Jahren besitzen.
Als Sonderform sind auch Kombinationen von Speicherstrukturen und Echtzeituhr möglich.
In der PC-Technik wird z.B. der MC 146818 als CMOS-RAM bezeichnet, beinhaltet aber sowohl eine
Quarzuhr, welche die Uhrzeit direkt im BCD-Format auf mehrere Speicherstellen abbildet, als auch
weitere 64 Byte Informationsspeicher für Systemeinstellungen, die nach Abschalten der Versorgungsspannung erhalten bleiben müssen.
Dynamische RAM´s sind entweder bit-organisiert, als Beispiel sei der 64 k x 1 dyn. RAM TMS 4164
genannt, andere erlauben einen gleichzeitigen Zugriff auf 4, 8 oder 16 Bits.
R255
A0
A1
A7
Adr.Reg.
8 bit
(low)
Dek.
1
aus
256
CP
131072
Ein-TransistorZellen
R129
R128
1024
Refreshverstärker
R127
131072
Ein-TransistorZellen
R1
R0
A
8
A9
RAS
CAS
WR
Adr.Reg.
10 bit
(high)
D
D
C1024
C1 C0
CP
CP
&
Eing.Latch
Ausg.Latch
Dek.
1
aus
1024
CP
Verzögerung
&
DIN
DOUT
Bild 10: Architektur eines 64 k x 1 bit- dynamischen RAM-Speichers TMS 4164
Aus dem Refreshprinzip - parallele Lese/Schreiboperationen für eine gesamte Zeile (ROW) - ergibt
sich die interne Verfügbarkeit aller Datenbits dieser Zeile. Erst mit der Spaltenauswahl (COLUMN) wird
das entsprechende Bit selektiert.
Deshalb wird zunächst die Zeilenadressierung (RAS = row adress select) und danach die
Spaltenadressierung (CAS = Column adress select) vorgenommen. Es ergibt sich damit die
Möglichkeit, Zeilen- und Spaltenadresse zeitmultiplex über gemeinsame Adressleitungen zuzuführen.
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1
RAS
Z
0
CAS Z
1
0
A
1
Z
0
Dout
ROW
COLUMN
1
gültig
Z
Lesezyklus
0
WR
Schreib/Lese-Zyklus
1
Z
nur Schreibzyklus
0
Din
nur Lesezyklus
1
gültig
Z
Schreibzyklus
0
tRAC
tCAC
tWC
tRC
Bild 11: Taktdiagramm für einen Speicherzyklus eines dyn. RAM´s
tRAC Zeit von RAS Aktivierung bis Datenbereitstellung
tRAC Zeit von CAS Aktivierung bis Datenbereitstellung
tWC Schreibzykluszeit (RAS bis Abschluß Schreiboperation)
tRC
Lesezykluszeit (RAS bis RAS)
Bei allen Typen sind sowohl kombinierte Schreib-Lesezyklen (read modify write, late write) als auch
schneller sequentieller Zugriff innerhalb einer Zeile (fast-page-mode) möglich.
Einige RAM´s besitzen weitere Adressierungsarten zur Steigerung der Zugriffsgeschwindigkeit:
nibble mode:
Nutzung von insgesamt 4 unmittelbar aufeinanderfolgenden, intern inkrementierten
Adressen (sog. Nibbles) durch kurze CAS-Impulse
static column
mode:
mehrere Spalten-Adresswechsel werden ohne CAS-Signal erkannt
Die Nutzung solcher spezieller Adressierungen und die Organisation des Refresh-Vorganges stellen
besondere Ansprüche an die Hardware zur Ansteuerung, es werden dazu meist anwenderspezifische
Schaltkreise (ASIC´s) oder konfigurierbare Spezialschaltkreise („Chipsatz“) eingesetzt.
In Verbindung mit leistungsfähigen Mikroprozessoren sind außerdem weitere geschwindigkeitssteigernde Maßnahmen möglich:
Interleave:
abwechselnde Nutzung mehrerer Speicherbänke, die Verdopplung der
Speicherbankanzahl erlaubt eine Halbierung der mittleren Zugriffszeit.
Pipelining:
Extended Data Out, EDO: Während einer Datenleseoperation werden bereits neue
Adressen angelegt, d.h. die Daten bleiben am Ausgang des Speichers bis zur
nächsten Spaltenanwahl (CAS-Signal) erhalten.
Burst EDO: Blockübertragung mit internem Adresszähler, interner statischer CacheZwischenspeicher für eine Zeile
Synchronous DRAM (SDRAM) erlauben durch ihre taktsynchrone Arbeitsweise die konsequente
Nutzung von chipinternen Pipeline- und Interleave-Techniken:
Pipelinezyklen: Adressierung, Dekodierung, Lese/Schreibzugriff und Datenausgabe in
je einem Takt → konstante hohe Transferrate.
Interleave: doppelte (vierfache) interne Adressdekoder und Speicherbänke mit
wechselseitigem Zugriff → Verdopplung (Vervierfachung) der Transferrate.
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Digitale Systeme (Grundlagen 6)
DDR-RAM
(Double-Data-Rate) SD-RAM mit Nutzung von beiden Taktflanken
RAMBUS
Pipeline-RAM-Struktur mit geblockter Datenübertragung (Pakete)
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Festwertspeicher
Festwertspeicher speichern Informationen, die einmal abgelegt, jedoch beliebig oft gelesen werden
können. Sie nehmen eine Zwischenstellung zwischen Schreib/Lesespeichern und logischen
Verknüpfungsschaltungen ein. In ihrer Organisation ähneln sie den Schreib/Lesespeichern, d.h. meist
werden die Speicherzellen in einer Matrix angeordnet, Funktional entsprechen Sie programmierbaren
kombinatorischen Schaltungen.
Man unterscheidet Festwertspeicher nach ihrer Programmierbarkeit in:
ROM
PROM
EPROM
Flash-EPROM
EEPROM
(Read Only Memory) maskenprogrammiert
(Porgrammable ROM) einmal elektrisch programmierbar
(Electrical PROM) elektrisch programmierbar und UV-Löschbar
(Electrical PROM) elektrisch programmierbar und global elektrisch löschbar
(Electrical Eraseable PROM) elektrisch programmierbar und byteweise elektrisch
löschbar
Die Speicherzellen von Festwertspeichern sind - bedingt durch den nur-lese-Zugriff einfach mit Dioden
oder Transistoren bzw. in TTL-Technologie realisierbar:
"1"
"0"
unterbrochen
Us
Us
unterbrochen
6-8
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Digitale Systeme (Grundlagen 6)
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Bild14: Festwertspeicherzellen in Dioden- bzw. Bipolartechnologie
EPROM bzw. EEPOM-Strukturen basieren auf speziellen Feldeffekttransistorstrukturen. Zwischen
Steuergate und Substrat befindet sich eine weitere vollständig von dünnem SiO2 (50 nm)
eingeschlossene Metallelektrode (floating-gate). Durch Ladungen auf diesem Gate wird die
Schwellspannung des Transistors beeinflußt, somit ist eine Auswertung der Speicherinformation
„Ladung“ möglich.
Die Aufladung des floating-gate erfolgt beim EPROM und Flash-EPROM durch hochbeschleunigte
"heiße" Elektronen, welche die Gateoxid-Isolationsbarriere überwinden. Beim Auftreffen von UVStrahlung werden in der Isolationsschicht Ladungsträger freigesetzt, die zu einer Entladung des Gates
führen.
"1"
Us
Us
"0"
floating Gate,
entladen
floating Gate,
negativ geladen
Dout
Dout
Bild 15
löschbare Festwertspeicher (EPROM)
Lesen
Schreiben
A
5V
21V
US
5V
21V
D=1
5V
21V
D=0
0
0V
Flash-Speicher erlauben das elektrische Löschen mittels Tunneleffekt. Voraussetzung dafür ist eine
sehr geringe Gate-Isolationsdicke (20 nm).
Im EEPROM erfolgt das Auf- und Entladen des floating-gates ebenfalls mittels Tunneleffekt durch
Anlegen unterschiedlich gepolter Spannungen. Da zum bitweisen Löschen ein zusätzlicher
Schalttransistor notwendig ist, erreichen sie nicht die hohe Integrationsdichte von EPROM´s.
Us
UP
TA
Bild 16
:
Lesen
Schreiben
Löschen
löschbare Festwertspeicher (EEPROM)
Up
5V
21V
0V
A
5V
21V
21V
US
5V
21V
21V
D=1
5V
21V
19V
D=0
0
0V
(floating-gate wird bei D=0 negativ aufladen)
(floating-gate wird entladen)
Eigenschaften von EPROM- und EEPROM Festwertspeichern:
- geringere Kapazitäten als statische oder dynamische Speicher
- lange Schreibzeiten (ca. 2 .. 20 ms)
- langsamerer Lesezugriff als bei Schreib-Lesespeichern (100 .. 200 ns)
- sehr lange Datenerhaltung (10 .. 20 Jahre)
6-9
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Digitale Systeme (Grundlagen 6)
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Spezielle Speicherarchitekturen
Dual-Port-Speicher
Verdopplung der Dekoder, Lese- und Schreiblogik
→ gleichzeitiger Lese- und Schreibzugriff auf zwei Adressen A und B
→ Speicherzellen mit zwei Anwahl- und 2 (oder 4) Datenleitungen
+Us
T S3
TS1
DA DB
DB DA
TA2
TA1
TB1
TB2
T S4
Bild 17:
TS2
8-Transistor-Dual-Port Speicherzelle
A0
A1
An-1
An
An+1
A n+m-1
0
2n
1
2n+1
2 n+m-1+1
2 n -1
2 n+1- 1
2 n+m- 1
Dek.
1
aus
n
2
2 n+m-1
Dek.
1
aus
2
B n-1
Dek.
1
aus
2m
DA_IN
DA_OUT
/CS
R/W
B0
B1
R/WSteuerung
Dek.
1
aus
2m
Bn
Bn+1
B n+m-1
DB_OUT
DB_IN
Bild 18: Dual-Port-Speicher
Stack-Speicher LIFO (Last In First Out)
Kombination von Speichern und Adresszähler
n
Anfangszustand:
Adresszähler steht auf höchster Adresse 2 -1
Schreiboperation:
Push „ablegen“ der Information
Adresszähler dekrementieren (-1)
Leseoperation:
Pop
„aufnehmen“ der Information
Adresszähler inkrementieren (+1)
6-10
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Digitale Systeme (Grundlagen 6)
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Vor-/
RückwärtsZähler
Adresse "Top of Stack"
Spaltendekoder
statische
SpeicherMatrix
Zeilendekoder
CLK U/D OV
/CS
R/W
/OE
OV
RD
Steuerung
...
WR
D7 ...
D0
Bild 19 LIFO (Stack-) speicher
U/D:
OV:
UP/Down Zählrichtung
Overflow (Zählerüberlauf)
RD, WR: Tristate-Steuerung
Pufferspeicher FIFO (First In First Out)
1. Realisierung mit Schieberegistern (s. sequentielle Schaltungen)
2. Kombination von Speicher und zwei Adresszählern
3. Dual-Port-Speicher mit zwei Adresszählern
SI
IR
DI0
DI1
SchreibAdresse
SchreibSteuerung
SchreibMultiplexer
/OE
SchreibDaten
SpeicherMatrix
DI7
LeseDaten
DO0
DO1
DO7
/MR
LeseMultiplexer
Reset
LeseAdresse
LeseSteuerung
SO
OR
Bild 20 FIFO-Speicher (Dual-Port-Speicher mit 2 Zählern)
Schreib/Lesesignale:
Bereitschaftssignale:
Rücksetzen der Zähler:
SI
IR
/MR
Shift in
Input Ready
Master Reset
SO:
OR
Shift Out
Output Ready
Inhaltsadressierte Speicher (Assoziativspeicher)
Zusätzlich zu den Daten wird deren Vorkommen (also ihre Adresse) abgespeichert. Die Speicherplätze
sind also nicht fortlaufend nummeriert, sondern besitzen individuelle Adressen.
Schreiben:
Eintrag von Adresse und Daten in einen freien Speicherplatz
Lesen:
Vergleich der angelegten Adresse mit den Adreßeinträgen,
bei Übereinstimmung wird der Dateneintrag gelesen
Anwendung:
schnelle Zwischenspeicher mit kleinerem Adreßraum als ein Hauptspeicher:
„Cache-Speicher“ (s. Abschnitt Prozessoren)
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