EE610 Eletrônica Digital I - DSIF

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EE610 Eletrônica Digital I
Prof. Fabiano Fruett
Email: [email protected]
3_a
Circuitos Lógicos Seqüenciais
2. Semestre de 2007
Circ. Lóg. Sequenciais
1
Circuitos Lógicos Seqüenciais
•
•
•
•
•
Memórias em circuitos digitais
Latch
Flip-flop SR
Flip-flop JK
Flip-flop D
2
1
Introdução – Circuitos Seqüenciais
• A saída dos circuitos combinatórios depende
apenas do valor presente em sua entrada. São
circuitos sem memória.
• Circuitos lógicos que incorporam memória são
chamados seqüenciais. A saída de um circuito
seqüencial não depende apenas do valor presente
na entrada, mas também dos valores prévios da
entrada. Requerem o uso de um relógio (clock).
Combinational
in
Logic
Circuit
3
Sequential
in
out
output = F(input)
Logic
Circuit
out
State
(memory)
output = F(state, input)
4
2
Memórias em circuitos digitais
• Realimentação positiva. Circuito biestável
– Circuitos seqüenciais estáticos
• Armazenamento de carga em um capacitor.
Necessitam regeneração periódica
(restauração).
– Circuitos seqüenciais dinâmicos
5
O Latch – elemento básico de memória
Fig. 13.386
3
Flip-Flop SR
R
S
Q
Q
S
R
Q n+1
Ação
0
0
Qn
Sem mudança
0
1
0
Reset
1
0
1
Set
1
1
-
Ilegal
7
Flip-flop SR com portas NAND
Fonte: R. Tocci and N. Widmer, Digital Systems8
4
Aplicação: Chave sem vibração
Fonte: R. Tocci and N. Widmer, Digital Systems9
Aplicação: Acionador de alarme
Fonte: R. Tocci and N. Widmer, Digital Systems
10
5
Aplicação: Chave direcionadora de clock
11
Flip-flop SR implementado com portas
NAND CMOS
S
Q
Q
R
12
6
Sistema digital síncrono
Quando um sistema digital opera em
sincronismo com o relógio, o sistema é
chamado síncrono.
Qn representa o estado do flip-flop durante o
n-ésimo ciclo de relógio e Q(n+1) o estado
durante o ciclo seguinte.
13
Flip-flop SR CMOS projetado sob o ponto de vista de
circuito
As entradas de clock formam funções AND
com as entradas set e reset, NMOS Q5 - Q8
sinal de clock Φ
Inversores ligados de forma cruzada
Fig. 13.40
14
7
O chaveamento do flip-flop depende de
duas hipóteses
• Q5 e Q6 drenam corrente suficiente para abaixar a
tensão no nó Q para um nível abaixo da transição
do inversor formado por Q3 e Q4.
• O sinal set deve permanecer em nível alto até que
o processo regenerativo aconteça durante o
chaveamento.
Devido a simetria do circuito, todas observações
anteriores aplicam-se igualmente bem ao
processo reset.
15
Exercício 5: O flip-flop SR CMOS abaixo é fabricado em
uma tecnologia de processamento para a qual
µnCox = 2.5µpCox = 50 µA/V2, Vtn = |Vtp| = 1V e VDD=5V.
Os
inversores têm (W/L)n = 4 µm/2 µm e
(W/L)p = 10 µm/2 µm. Os quatro transistores NMOS no
circuito set reset tem razões W/L idênticas. Determine o
valor mínimo necessário para essa razão garantir que o
flip-flop chaveará.
16
8
Layout do flip-flop SR CMOS
17
Interconexões
Efeitos parasitas!!
Capacitores, resistores, indutores ...
18
9
Exercício 6) Desejamos determinar a largura
mínima necessária para o pulso set para que a
saída Q do flip-flop SR mude de estado. Considere
os mesmos parâmetros tecnológicos do exercício
anterior, assuma (W/L)5=(W/L)6 = 8 e que as
capacitância total entre Q e o terra seja de 50 fF. A
capacitância nodal de Q também é de 50 fF.
19
Flip-flop JK com portas lógicas
20
10
Detector de borda
21
Circuito simplificado de um flip-flop D
Vantagem do CMOS: Realização de portas de transmissão
Fig. 13.4422
11
Flip-flop D mestre-escravo
Fig. 13.4523
24
12
25
13

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