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Aula 12: Usando o codec de áudio AC97
ComL@b – Laboratório de Comunicações Digitais www.decom.fee.unicamp.br/~cardoso Aula 12: Usando o codec de áudio AC97 Fabbryccio Cardoso Marcelo Fernandes Dalton S. Arantes DECOM-FEEC-UNICAM ComL@b – Laboratório de Comunicações Digitais Objetivos do Experimento Familiarizar-se com a interface serial do AC97 LM4550; Obter experiência com o ambiente integrado do ISE; Implementar integração avançada de sistemas no ISE; Gerar componentes para processamento de sinais a partir do System Generator. ComL@b – Laboratório de Comunicações Digitais Primeira tentativa: Controlador no SysGen [idx_slot] System Generator [idx_frame] fptdbl pos_bit fptdbl idx_slot fptdbl idx_frame flag fptdbl idx_frame idx_bit_frame enable idx_slot bit idx_slot pos_bit_slot flag_inic pos_bit_slot SYNC [flag] [flag] sel xlmux d0 SYNC_IN SYNC_OUT SDATA_OUT bit fptdbl AC97_SDATA_OUT Inicializacao Timing d1 [SDATA_OUT] Mux_bit [pos_bit_slot] idx_bit_frame [SYNCH] bit idx_slot [flag] idx_bit_slot SYNC_OUT sel xlmux d0 SYNCH fptdbl sync AC97_SYNCH d1 SYNC_IN [flag] upd_left left upd_right right flag_inic fptdbl upd_left fptdbl upd_right left upd_right fonte Mux_sync upd_left right Data_PCM Não se mostrou viável ! ComL@b – Laboratório de Comunicações Digitais Protocolo da Interface Serial Clock = 12.288MHz = 48k *256 ComL@b – Laboratório de Comunicações Digitais Leitura e Escrita da Interface -Dados são escritos em SDATA_OUT na borda de subida do clock pelo controlador. - Dados são lidos na borda de descida do clock pelo chip AC97. -Dados são escritos em SDATA_IN na borda de subida do clock pelo AC97. - Dados são lidos na borda de descida do clock pelo controlador. ComL@b – Laboratório de Comunicações Digitais Segunda tentativa: Integração no ISE Interfaces SysGen design to External Components XUP Virtex-2 Pro Development System XC2VP30 (xupv2pwrapper.ngc) HDL code generated from System Generator audio.mdl model Chipscope-Pro ICON/ILA Cores AC97 Controller Initializes CODEC And handles data Transfer & timing audio_cw.vhd AC97 CODEC sdata_tx AC97 CNTRL PCM_record_left audio_left_in sdata_rx PCM_record_right audio_right_in sync new_sample CE PCM_playback_left audio_left_out PCM_playback_right audio_right_out AC97_clk (12.288 MHz) AC97reset_n CLK clk_in 48 KHz rate 100 MHz Clock DCM 24 MHz System ClockAbstracted away from SysGen model ComL@b – Laboratório de Comunicações Digitais Processamento de Sinais no SysGen: reverberação SysGen token controls simulations & Implementations User design (reverb example) 16 KHz Mono wave File input source 16 KHz processed Audio output Don’t change the names on The gateway in/out blocks (see XUPV2PRO_bsp.ppt in /bsp directory)
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