Enunciados - Universidade da Beira Interior

SISTEMAS DIGITAIS II
UNIVERSIDADE DA BEIRA INTERIOR
SÉRIE DE PROBLEMAS: CIRCUITOS DE ARITMÉTICA BINÁRIA. CIRCUITOS ITERATIVOS.
I
1. Demonstre que o circuito da Fig. 1 é um half-adder (semisomador), em que A e B são os bits que se pretendem
somar, S é o bit soma e Cout é o bit de transporte (carry
out).
Fig. 1
2. (Taub_5.4-1) O full-adder da Fig. 5.4-3 c) requer nove portas lógicas, para a sua
implementação.
a) Mostre que, se Ci+1 estiver disponível, Si pode ser gerado por
S i = C i +1 ⋅ (A i + B i + C i ) + A i B i C i
e que desta maneira o full-adder pode ser implementado com oito portas.
b) A economia de uma porta é, necessariamente, uma vantagem?
c) Compare o número de níveis de lógica, utilizados em cada caso.
3. (Taub_5.4-2)
a) Verifique que
X⊕Y = XY X XY Y
X Y + X Z + Y Z = X Y ( X ⊕ Y) Z .
e que
b) Utilizando as expressões que da alínea anterior, demonstre que se pode
implementar um full-adder, com nove portas NAND de duas entradas cada.
c) Compare o atraso total de propagação do circuito da alínea anterior com o do
circuito da Fig. 5.4-3.
4. a) Comente a seguinte afirmação:
“Um Full-Adder é um circuito lógico combinacional que realiza a soma
de três bits”.
b) Suponha que as palavras X, Y, Z e S, de quatro bits cada, representam números
com sinal, segundo a convenção de complemento para 2. Implemente um circuito
que determine S = X + Y + Z , utilizando exclusivamente circuitos full-adder.
c) Comente a possibilidade de ocorrência de overflow na realização da operação
indicada na alínea anterior.
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5. Utilizando um CI do tipo 74LS253 (Fig. 2), indique como programaria as suas entradas
de modo a que funcionasse como um full-adder.
Fig. 3
Fig. 2
6. a) Deduza as expressões das saídas para um full-subtractor (subtractor completo).
b) Compare as expressões que obteve para o full-subtractor com as do full-adder.
Poder-se-á implementar um full-subtractor a partir de um full-adder e alguns
inversores?
c) Se se colocarem inversores em todas as entradas e saídas de um full-adder,
como se indica na Fig. 3, o circuito resultante é ainda um full-adder?
d) E se se tratasse de um full-subtractor, em lugar do full-adder?
7. Tenha em atenção o circuito da Fig. 4. As entradas A3 A2 A1 A0 e as saídas
A*3 A*2 A*1 A*0 correspondem a números com sinal, representados segundo a
convenção complemento para dois. Indique, justificando, qual a relação existente
entre os números A e A*.
Fig. 4
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8. Tenha em atenção o circuito da Fig. 5. As entradas A3 A2 A1 A0 e as saídas
A*3 A*2 A*1 A*0 correspondem a números com sinal, representados segundo a
convenção complemento para dois. Indique, justificando, qual a relação existente
entre os números A e A*.
Fig. 6
Fig. 5
9. Comente a seguinte afirmação:
O circuito da Fig. 6 é um detector de paridade da palavra A8 A7 A6 A5 A4A3 A2 A1 A0:
− Se a saída S valer 0, a palavra A tem paridade par;
− se a saída S valer 1, a palavra A tem paridade ímpar.
10. (Taub_5.4-5) Um comparador é um circuito digital que aceita dois números A e B
como entradas e gera três saídas. A primeira activa-se quando A = B, a segunda
quando A > B e a terceira quando A < B.
Projecte um comparador combinacional puro, em cada um dos números presentes
nas entradas tenha três bits.
11. (Taub_5.5-1) O somador série da Fig. 5.5-1 tem os números 01101 e 00111
armazenados nos dois registos de parcelas de cinco bits.
Desenhe um diagrama temporal, que descreva a operação do somador durante os
primeiros seis impulsos de relógio. Represente o sinal de relógio na primeira linha do
diagrama, e nas seguintes represente a evolução da saída do full-adder e da saída
do flip-flop tipo D.
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12. (Taub_5.12-1) Na Fig. 5.12-1, todos os bits Ai e Bi, bem como C0 são aplicados no
instante t = 0. Quanto tempo devemos esperar para termos a certeza de que a soma
disponível está correcta?
13. (Taub_5.13-1) Verifique os dados da Tab. 5.13-1 para a ALU da Fig. 5.13-1.
14. Na fig.5.14-2, do Taub, está representada uma unidade aritmética que nos permite
calcular a soma de dois dígitos BCD8421.
a) Descreva o seu funcionamento.
b) Que alterações se devem realizar no circuito, de modo a que se comporte como
uma unidade subtractora de dois dígitos BCD8421?
15. Na Fig. 7, está representada uma célula de uma unidade
aritmética, que nos permite calcular a soma de dois
dígitos BCD X-3.
a) Descreva o seu funcionamento.
b) Que alterações se devem realizar no circuito, de
modo a que se comporte como uma célula de uma
unidade subtractora de dois dígitos BCD X-3?
Fig. 7
16. Projecte um circuito combinacional que aceite um número binário de quatro bits e
gere o número decimal correspondente, na representação:
a)
BCD 8421
b)
BCD X-3
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c)
BCD 2421 (Código de Aiken)
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II
CIRCUITOS ITERATIVOS
Para todos os problemas enunciados neste grupo, resolva as seguintes questões:
a) Implemente a célula a utilizar num circuito iterativo, que resolva o problema
enunciado.
b) Desenhe o diagrama lógico correspondente a esse circuito iterativo, tendo em
consideração os casos particulares das células nos extremos do circuito iterativo.
c) Determine o tempo mínimo necessário, para que as saídas em questão se
possam considerar válidas.
1. Projecte um circuito (Fig. 8), que se comporte como
um gerador de bit de paridade de uma palavra A, de
n bits, presente nas suas entradas. A saída P
deverá apresentar o valor lógico 1, se a palavra tiver
Fig. 8
paridade ímpar, ou o valor lógico 0, no caso de a paridade ser par.
2. Repita o problema anterior, supondo agora que cada célula trata a palavra A, de dois
em dois bits. Compare os circuitos dos problemas 1. e 2., quanto à implementação
propriamente dita e aos tempos calculados nas alíneas c).
3. Projecte um circuito (Fig. 9), que compare duas
palavras A e B, de n bits cada, presentes nas suas
entradas. As três saídas A > B, A = B e A < B devem
activar-se, respectivamente, quando a palavra A for
Fig. 9
maior que a palavra B, forem iguais e A for menor do que B. Considere que as
palavras começam a analisar-se a partir dos bits mais significativos.
4. Repita o problema anterior, considerando agora que as palavras se começam a
analisar a partir dos bits menos significativos.
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5. Projecte um circuito (Fig. 10), que apresente nas suas saídas uma palavra A*,
correspondente ao complemento para 2, da palavra A, de n bits, presente nas suas
entradas.
Fig. 11
Fig. 10
6. Projecte um circuito (Fig. 11), que determine se três ou mais bits de uma palavra A de
n bits, presente nas suas entradas, são 1’s, isto é, a saída S deverá valer 1, se se
verificar essa situação, devendo valer 0, em caso contrário.
7. Projecte um circuito (Fig. 11), que determine se na palavra A de n bits, presente nas
suas entradas, existem pelo menos dois 1’s em posições adjacentes, isto é, a saída S
deverá valer 1, se se verificar essa situação, devendo valer 0, em caso contrário.
8. Projecte um circuito (Fig. 11), que determine se na palavra A de n bits, presente nas
suas entradas, existem pelo menos três 0’s em posições adjacentes, isto é, a saída S
deverá valer 1, se se verificar essa situação, devendo valer 0, em caso contrário.
9. Projecte um circuito (Fig. 11), que determine se na palavra A de n bits, presente nas
suas entradas, existem pelo menos três 0’s (em qualquer posição), isto é, a saída S
deverá valer 1, se se verificar essa situação, devendo valer 0, em caso contrário.
10. Projecte um circuito (Fig. 12), em que cada saída A*i
assuma o valor lógico 1, se na palavra A, de n bits,
presente nas suas entradas, existirem exactamente dois
1’s à direita do bit Ai, e três 0’s à sua esquerda. Se tal não
se verificar, cada saída A*i deve assumir o valor lógico 0.
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Fig. 12