PROPOSTA DE UM ASIC CMOS PARA O CONTROLE DE

Transcrição

Bruno Casagrande Dias
PROPOSTA DE UM ASIC CMOS PARA O CONTROLE
DE POTÊNCIA DE AEROGERADORES DE
RELUTÂNCIA VARIÁVEL
Santo André
2014
ii
Universidade Federal do ABC
Pós-Graduação em Engenharia Elétrica
Bruno Casagrande Dias
PROPOSTA DE UM ASIC CMOS PARA O CONTROLE DE POTÊNCIA DE
AEROGERADORES DE RELUTÂNCIA VARIÁVEL
Dissertação apresentada à Universidade Federal do
ABC como parte dos requisitos exigidos para a obtenção do tı́tulo de Mestre em Engenharia Elétrica.
Orientador: Prof. Dr. Carlos Eduardo Capovilla
Coorientador:Prof. Dr. Alfeu Joãozinho Sguarezi
Filho
Santo André
2014
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iv
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v
Live as if you were to die tomorrow. Learn as if
you were to live forever
Mahatma Gandhi
vi
À minha mãe Neide e minha avó
Adélia.
vii
Resumo
Este trabalho propõe o projeto de um ASIC CMOS para o controle direto de
potência de aerogeradores de relutância variável através de um controlador de modos
deslizantes analógico, implementado por um arranjo de amplificadores operacionais.
O circuito é projetado a fim de realizar, de maneira mais otimizada possı́vel, à
função matemática necessária para a execução do controle, processando diretamente
o erro de potência e fornecendo o ângulo de desligamento das chaves do conversor do
gerador, garantindo assim, que a potência gerada seja igual à referência adotada. Os
resultados de simulações do ASIC para controle analógico demonstraram excelente
desempenho, validando o dispositivo integrado proposto. Por fim é apresentado o
layout completo do ASIC.
Palavras-chave: CI, CMOS, amplificador operacional, energia eólica, GRV, controlador de modos deslizantes.
viii
Abstract
This paper proposes a design of a CMOS ASIC, implemented by CMOS Operational Amplifiers, that performs a direct power control for switched reluctance
aerogenerator using a sliding mode controller. The complete circuit is designed in
order to carry out, in the most optimal way, the mathematical function which processing directly the power error and supply the turn-off angle to the power system
converter. The simulations results of the ASIC showed excellent results in tests,
proving to be effective. The ASIC final layout is also presented.
Key-words: CI, CMOS, operational amplifier, wind energy, SRG, sliding mode controller .
ix
Agradecimentos
Ao Prof. Dr. Carlos Eduardo Capovilla pela orientação, amizade, sugestões e paciência. Suas
observações e comentários foram fundamentais para a concretização deste trabalho.
Ao Prof. Dr. Alfeu Joãozinho Sguarezi Filho pela coorientação, sugestões e amizade.
À UFABC pelo suporte financeiro concedido durante todo o perı́odo de mestrado e pela estrutura fı́sica fornecida para a realização deste trabalho.
Aos meus pais Osmar e Neide, irmãos Ismael e Fernanda e tios Vagner e Nelci, pelos valores
ensinados, apoio e carinho.
À minha namorada Tamara pela compreensão, apoio e companheirismo dedicados a mim durante todo o processo de realização deste trabalho.
Aos amigos Ricardo, Marcos, Evandro, Leone, Marcelo, Bruno, Verônica, Enilson, Ericson, Leandro, Weslley, Hélio pelo apoio e sugestões ao longo desse trabalho.
Aos amigos e professores da PGEE (Pós-Graduação em Engenharia Elétrica) da UFABC que
estiveram presentes nesta caminhada.
À todos que, de alguma forma me apoiaram e me incentivaram para a realização desse trabalho.
x
Sumário
Resumo
viii
Abstract
ix
Agradecimentos
x
Lista de Figuras
xiii
Lista de Tabelas
xvi
Lista de Abreviaturas
xvii
1 Introdução
1.1 Organização do Trabalho . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1
2
2 Controle do GRV em geração eólica
2.1 Energia eólica . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2 Gerador de relutância variável . . . . . . . . . . . . . . . . . . .
2.3 Controle para o GRV aplicado à sistemas de geração eólica . . .
2.3.1 Controle do GRV pelo controlador de modos deslizantes
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3 ASIC - Bloco básico - Amplificador operacional
3.1 Revisão bibliográfica . . . . . . . . . . . . . . . . . . .
3.1.1 Amplificadores operacionais . . . . . . . . . . .
3.1.2 Transistores MOSFET’s . . . . . . . . . . . . .
3.1.3 Estágios de Saı́da . . . . . . . . . . . . . . . . .
3.2 Projeto do AmpOp . . . . . . . . . . . . . . . . . . . .
3.2.1 Estudo do OTA com estágio de saı́da Classe AB
3.2.2 Definição da topologia do AmpOp . . . . . . . .
3.2.3 Especificações para o Projeto do AmpOp . . . .
3.2.4 Dimensionamento e Otimização do Circuito . .
3.3 Simulações e Comentários . . . . . . . . . . . . . . . .
3.3.1 Resposta em frequência em malha aberta . . . .
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3.3.2 Amplificador em malha fechada com ganho
3.3.3 Rejeição à tensão de modo comum . . . .
3.3.4 Excursão do sinal de saı́da . . . . . . . . .
3.3.5 Slew-Rate e Settling-Time . . . . . . . . .
3.3.6 Impedâncias de entrada e saı́da . . . . . .
3.4 Projeto do layout do AmpOp CMOS . . . . . . .
unitário
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Futuros
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4 ASIC - Circuito Dedicado de Controle Analógico
4.1 Projeto do circuito de CDP-MD analógico . . . . . . . .
4.1.1 Bloco isolador de entrada . . . . . . . . . . . . .
4.1.2 Bloco do cálculo do erro . . . . . . . . . . . . . .
4.1.3 Bloco do cálculo da derivada do erro . . . . . . .
4.1.4 Bloco do cálculo da superfı́cie de chaveamento (S)
4.1.5 Bloco do circuito anti-windup . . . . . . . . . . .
4.1.6 Bloco do controlador PI . . . . . . . . . . . . . .
4.1.7 Bloco de ajuste de ganho . . . . . . . . . . . . . .
4.2 Simulações do circuito de CDP-MD analógico . . . . . .
4.3 Projeto de layout do ASIC . . . . . . . . . . . . . . . . .
5 Conclusões e Trabalhos
5.1 Conclusões . . . . . .
5.2 Trabalhos Futuros . .
5.3 Publicações . . . . .
Referências
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Lista de Figuras
2.1 Sistema de geração eólica conectado à rede elétrica, utilizando um GRV. . . . .
2.2 Conversor meia ponte ou HB. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3 Diagrama esquemático do CDP-MD. . . . . . . . . . . . . . . . . . . . . . . . .
3.1
3.2
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3.4
3.5
3.6
3.7
3.8
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3.12
3.13
3.14
3.15
3.16
3.17
3.18
3.19
3.20
3.21
3.22
3.23
3.24
3.25
3.26
3.27
3.28
Sı́mbolo do AmpOp conectado à fonte de alimentação simétrica . . . . . . . .
AmpOp em configuração inversora em malha fechada. . . . . . . . . . . . . . .
Diagrama de blocos de um AmpOp de dois estágios com buffer de saı́da. . . .
NMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PMOS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Configuração de um estágio de saı́da Classe A com seguidor de fonte. . . . . .
Configuração de um estágio de saı́da Classe B. . . . . . . . . . . . . . . . . . .
Configuração de um estágio de saı́da Classe AB. . . . . . . . . . . . . . . . . .
Esquemático do OTA com estágio de saı́da Classe AB completo. . . . . . . . .
Bloco de entrada diferencial do OTA. . . . . . . . . . . . . . . . . . . . . . . .
Bloco de ganho de tensão do OTA. . . . . . . . . . . . . . . . . . . . . . . . .
Bloco de estágio de saı́da Classe AB. . . . . . . . . . . . . . . . . . . . . . . .
Tensão de threshold do transistor Mn9 em função da tensão VSB9 . . . . . . . .
Estágio de saı́da Classe A. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Estágio de saı́da Classe AB rail-to-rail. . . . . . . . . . . . . . . . . . . . . . .
Circuito de polarização do Classe AB rail-to-rail. . . . . . . . . . . . . . . . .
Estágio de entrada rail-to-rail com dois pares diferenciais. . . . . . . . . . . . .
Esquemático do AmpOp rail-to-rail completo. . . . . . . . . . . . . . . . . . .
Esquemático do AmpOp para resposta em frequência - Carga: 10kΩ//10pF . .
Diagrama de Bode - Ganho em dB. Amplificador com carga de 10kΩ//10pF . .
Diagrama de Bode - Ganho em fase. Amplificador com carga de 10kΩ//10pF .
Esquemático do AmpOp para resposta em frequência - Carga: 10kΩ. . . . . .
Diagrama de Bode - Ganho em dB. Amplificador com carga de 10kΩ. . . . . .
Diagrama de Bode - Ganho em fase. Amplificador com carga de 10kΩ. . . . .
Esquemático do AmpOp para resposta em frequência - Carga: 10pF . . . . . .
Diagrama de Bode - Ganho em dB. Amplificador com carga de 10pF . . . . . .
Diagrama de Bode - Ganho em fase. Amplificador com carga de 10pF . . . . .
Esquemático do AmpOp para resposta em frequência - Sem carga na saı́da. . .
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Diagrama de Bode - Ganho em dB. Amplificador sem carga na saı́da. . . . . . .
Diagrama de Bode - Ganho em fase. Amplificador sem carga na saı́da. . . . . .
Esquemático do AmpOp em malha fechada e ganho unitário. . . . . . . . . . . .
Diagrama de Bode - Ganho em dB. Amplificador em malha fechada e ganho
unitário. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Diagrama de Bode - Ganho em fase. Amplificador em malha fechada e ganho
unitário. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Esquemático do AmpOp para simulação de CMRR. . . . . . . . . . . . . . . . .
Diagrama de Bode - Rejeição à tensão em modo comum. . . . . . . . . . . . . .
Esquemático do AmpOp para limites de saturação. . . . . . . . . . . . . . . . .
Limites de saturação do AmpOp. . . . . . . . . . . . . . . . . . . . . . . . . . .
Esquemático do AmpOp para simulação de SR e ST. . . . . . . . . . . . . . . .
Resultados de Slew-Rate e Settling-Time. . . . . . . . . . . . . . . . . . . . . . .
Esquemático do AmpOp para simulação de Rin . . . . . . . . . . . . . . . . . . .
Esquemático do AmpOp para simulação de Rout . . . . . . . . . . . . . . . . . . .
Projeto de layout do AmpOp . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Detalhes dos pares diferenciais do AmpOp. . . . . . . . . . . . . . . . . . . . . .
Layout Classe AB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Projeto completo do CI do AmpOp (1,23 x 1,23 = 1,51mm2 ) . . . . . . . . . . .
4.1 Diagrama de blocos da implementação de um sistema de CDP-MD para o GRV.
4.2 Circuito de CDP-MD Analógico, implementado por AmpOp’s CMOS. . . . . . .
4.3 AmpOp’s em configuração seguidor de tensão utilizados para o bloco isolador de
entrada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.4 Teste do AmpOp operando como um buffer. . . . . . . . . . . . . . . . . . . . .
4.5 Circuito do AmpOp responsável pelo processamento do erro de potência. . . . .
4.6 Teste do AmpOp subtrator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.7 Circuito diferenciador para o cáculo da derivada do erro de potência. . . . . . .
4.8 Teste do AmpOp diferenciador. . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.9 Circuito amplificador somador para o cálculo da superfı́cie de chaveamento. . . .
4.10 Teste do AmpOp somador. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.11 Circuito do AmpOp anti-windup. . . . . . . . . . . . . . . . . . . . . . . . . . .
4.12 Teste do circuito de proteção anti-windup. . . . . . . . . . . . . . . . . . . . . .
4.13 Circuito AmpOp operando como um controlador de ação proporcional. . . . . .
4.14 Teste do controlador de ação proporcional. . . . . . . . . . . . . . . . . . . . . .
4.15 Circuito AmpOp operando como um controlador de ação integral. . . . . . . . .
4.16 Teste do controlador de ação integral . . . . . . . . . . . . . . . . . . . . . . . .
4.17 Circuito AmpOp do bloco de ajuste de ganho. . . . . . . . . . . . . . . . . . . .
4.18 Modelo de referência dos sinais de Pref e P . . . . . . . . . . . . . . . . . . . . .
4.19 Modelo de referência do sinal de saı́da θof f . . . . . . . . . . . . . . . . . . . . . .
4.20 Saı́da do AmpOp subtrator, correspondente ao sinal de erro Sep entre Pref e P .
4.21 Saı́da do bloco diferenciador do circuito ASIC, correspondente ao ponto Sder. .
4.22 Saı́da do AmpOp somador, correspondente ao ponto Ss. . . . . . . . . . . . . .
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4.31
Saı́da do circuito anti-windup, correspondente ao ponto Saw. . . . . . . . . . . .
Saı́da do circuito de ação proporcional, correspondente ao ponto Sp. . . . . . . .
Saı́da do circuito de ação integral, correspondente ao ponto Spi. . . . . . . . . .
Saı́da do circuito ASIC, correspondente ao ângulo de desligamento θof f . . . . . .
Comparação entre os ângulos θof f do circuito analógico e do sinal de saı́da do
modelo de referência. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Layout do ASIC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Detalhes do buffer de entrada e suas conexões. . . . . . . . . . . . . . . . . . . .
Detalhes do AmpOp subtrator e seus resistores. . . . . . . . . . . . . . . . . . .
Layout do CI completo. (1,63 x 1,28 = 2,09mm2 ). . . . . . . . . . . . . . . . . .
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Lista de Tabelas
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3.17
Valores dos fatores de modulação do canal . . . . . . . . . . . . . . . . . . . . .
Estado dos transistores de saı́da em função da saı́da Vout . . . . . . . . . . . . .
Especificações para o projeto . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Parâmetros dos Transistores NMOS . . . . . . . . . . . . . . . . . . . . . . . . .
Parâmetros dos Transistores PMOS . . . . . . . . . . . . . . . . . . . . . . . . .
Valores de polarização do AmpOp. . . . . . . . . . . . . . . . . . . . . . . . . .
Resultados de simulação - resposta em frequência com carga padrão de 10kΩ e
10pF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Resultados de simulação - resposta em frequência com carga resistiva de 10kΩ. .
Resultados de simulação - resposta em frequência com carga capacitiva de 10pF .
Resultados de simulação - resposta em frequência sem carga. . . . . . . . . . . .
Resultados de simulações - Resposta em frequência em malha fechada e ganho
unitário. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Resultados de simulação - Rejeição à tensão em modo comum. . . . . . . . . . .
Resultados de simulações - Valores de Saturação do AmpOp. . . . . . . . . . . .
Resultados de simulações - Slew-Rate e Settling-Time. . . . . . . . . . . . . . . .
Resultados de simulações - Impedâncias de entrada e saı́da em nı́vel DC. . . . .
Valores (W/L) dos transistores com múltiplas portas . . . . . . . . . . . . . . .
Disposição dos pinos do CI do AmpOp individual . . . . . . . . . . . . . . . . .
4.1 Disposição dos pinos do CI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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24
26
33
34
34
42
44
45
47
47
50
51
52
53
55
56
58
78
Lista de Abreviaturas
AC - Alternate current
ADS - Advanced design system
AmpOp - Amplificador operacional
AMS - AustriaMicroSystems
ASIC - Application specific integrated circuit
CDP-MD - Controle direto de potência por modos deslizantes
CI - Circuito integrado
CMOS - Complementary metal-oxide-semiconductor
CMRR - Common mode rejection ratio
DC - Direct current
DRC -Design rule checker
f1 - Frequência do primeiro polo do circuito AmpOp
GBW - Gain-bandwidth
gm - Transcondutância
GRV - Gerador de relutância variável
HB - Half-bridge converter
Id - Corrente de dreno
Idq - Corrente de dreno quiescente
IEEE - Institute of Electrical and Electronics Engineers
K - Parâmetro de transcondutância
xvii
Introdução Geral
kd - Constante de ganho derivativo
ki - Constante de ganho integral
kp - Constante de ganho proporcional
MF - Margem de fase
MOS - Metal-oxide-semiconductor
MOSFET - Metal oxide semiconductor field effect transistor
MRV - Máquina de relutância variável
NMOS - Transistor MOS de canal de condução induzido do tipo N
OTA - Operational transconductance amplifier
PI - Controlador de ação proporcional+integral
PMOS - Transistor MOS de canal de condução induzido do tipo P
Rin - Impedância de entrada do AmpOp
Rout - Impedância de saı́da do AmpOp
SR - Slew-rate
ST - Settling-time
UFABC - Universidade Federal do ABC
ULSI - Ultra-large scale integrated
VSB - Tensão fonte-corpo no transistor MOSFET
VDS - Tensão dreno-fonte no transistor MOSFET
VGS - Tensão porta-fonte no transistor MOSFET
VLSI - Very large scale integration
Vth - Tensão de threshold
xviii
Capı́tulo
1
Introdução
A crescente demanda mundial por energia elétrica aliada ao desejo de consumo de uma sociedade que exige cada vez mais conforto, mais também se preocupa com os impactos ambientais
causados pela exploração de recursos naturais, faz com que pesquisadores do mundo inteiro
busquem fontes energéticas alternativas e renováveis (SOOD, 2004).
A energia renovável é aquela que vem de recursos naturais, geradas por fontes eólicas, solares,
das marés, entre outras, e pode ser utilizada para geração de energia elétrica (BLAU, 2010).
Dentre tais fontes renováveis, a energia eólica tem se tornado a principal e mais viável
alternativa, sendo que segundo (WINDEA, 2012) ela apresentou um crescimento de 30% entre
os anos de 1998 e 2008 e, atualmente, possui um número próximo de 240GW de potência
instalada no mundo.
O grande nicho de pesquisa de sistemas eólicos para a geração de eletricidade se dá pelo
controle de potência do gerador elétrico utilizado pela turbina eólica. As máquinas elétricas mais
amplamente utilizadas como geradores eólicos são as sı́ncrona ou de indução (BARAZARTE and
et al., 2011).
Um caso especial de geração eólica para microrredes e sistemas isolados com capacidade
de geração de alguns kW, é a utilização de um gerador de relutância variável (GRV) - em
inglês (switched reluctance generator ) - para a turbina eólica. A literatura apresenta diversas
propostas de sistemas de controle atuando indiretamente sobre a potência gerada pelo GRV,
através de uma malha de corrente (AZONGHA et al., 2010; CARDENAS et al., 2005; BARROS
et al., 2012).
Em (BARROS, 2012; BARROS et al., 2012), o autor trabalha com uma proposta alternativa, na qual, o controle de potência para o GRV conectado à rede elétrica para aplicações em
sistemas de geração eólica, atua diretamente sobre a potência gerada pelo GRV, através de um
controlador por modos deslizantes. Apesar de não possuir uma implementação prática do sistema de controle, os resultados de simulações computacionais validaram a proposta do controle
direto de potência.
Em outro enfoque tecnológico, o constante crescimento da tecnologia CMOS (Complementary Metal-Oxide-Semiconductor ) para implementação de circuitos integrados (CIs) aparece
como uma tendência no projeto de novos dispositivos que surgem para atender a demanda de
sistemas analógicos e digitais ASIC (Application Specific Integrated Circuit). Estes CIs são
1
Capı́tulo 1. Introdução
2
construı́dos para executar uma tarefa especı́fica, ou seja, projetados para um caso de aplicação
particular, ao contrário dos CIs de uso geral (ALLEN and R.HOLBERG, 1987).
Olhando diretamente para as tendências futuras em microeletrônica, observamos claramente
que o desempenho dos CIs influenciam fortemente a versatilidade e portabilidade dos novos
dispositivos tecnológicos (RAZAVI, 2011). Essas tendências também se aplicam a sistemas
industriais e de monitoramento, o que remete novamente à necessidade de se projetar e fabricar
CIs cada vez mais eficientes e robustos (GREBENE, 2002; JOHNS and MARTIN, 1997).
Neste contexto, esse trabalho apresenta o projeto de um circuito controlador por modos
deslizantes analógico, totalmente dedicado e integrado, implementado por amplificadores operacionais (AmpOps) CMOS, que realiza o controle direto de potência no GRV para aplicações em
sistemas de geração de energia eólica. Esta é uma implementação de um circuito ASIC CMOS
completo, para ser utilizado como alternativa aos sistemas tradicionais de controle, realizados
por processadores programáveis.
O projeto do circuito integrado utiliza os modelos do processo CMOS 0, 35µm da foundry
AMS (Austriamicrosystems) (AustriaMicroSystems, 2005b).
Como fluxo natural de projeto, o primeiro elemento desenvolvido e otimizado foi o AmpOp
CMOS. A topologia adotada para o amplificador foi de um estágio de entrada rail-to-rail formado
por dois circuitos folded-cascode e um estágio de saı́da rail-to-rail polarizado em Classe AB. Após
a estapa de cálculos iniciais, o dispositivo é otimizado e várias simulações são realizadas para
verificar sua operação e eficiência.
A próxima etapa do trabalho se dá pelo projeto do ASIC completo, implementado por um
arranjo ótimo dos AmpOps, no qual cada bloco funcional é testado individualmente e otimizado.
Por último, o circuito ASIC é analisado e seus resultados são apresentados.
1.1
Organização do Trabalho
O trabalho está estruturado em cinco capı́tulos, além deste de caráter introdutório.
O capı́tulo 2 apresenta uma breve revisão bibliográfica voltada às áreas de energia renovável
e máquinas elétricas. Primeiramente, o leitor é apresentado à alguns conceitos básicos sobre
energia eólica. Depois, o capı́tulo inicia uma abordagem sobre GRV, dissertando sobre seus
princı́pios de funcionamento, modo de operação e conversores de potência utilizados para seu
acionamento. Por fim, são apresentadas algumas técnicas de controle para o GRV aplicado à
sistemas de geração eólica para geração de energia elétrica e a técnica de controle direto de
potência é apresentada.
No capı́tulo 3 é apresentado o bloco básico do projeto do ASIC, constituı́do pelo arranjo
otimizado dos AmpOps, resistores e capacitores. O capı́tulo inicia-se através de uma breve revisão bibliográfica, no qual são relembrados alguns conceitos básicos sobre AmpOps, transistores
MOSFET’s e estágios de saı́das mais utilizados no projeto de amplificadores. Em seguida, é
apresentado o projeto completo do AmpOp com seus cálculos de dimensionamento, compensação de frequência e seus resultados de simulações. Após o perı́odo de simulações computacionais,
é realizado o projeto de layout do AmpOp na forma de um CI.
O capı́tulo 4 apresenta o projeto completo do ASIC CMOS e seus resultados de simulações.
Capı́tulo 1. Introdução
3
Cada bloco funcional do controlador por modos deslizantes é apresentado e testado via simulação individualmente. Após as simulações individuais de cada bloco funcional e otimização do
dispositivo, o circuito ASIC completo é testado e seus resultados são apresentados e comparados
com os resultado obtidos via modelo matemático desenvolvido em (BARROS, 2012; BARROS
et al., 2012), para verificar sua eficiência. O projeto final apresenta o layout completo do circuito
ASIC CMOS totalmente integrado.
No capı́tulo 5 são apresentadas as conclusões finais do trabalho realizado e são feitas sugestões
de trabalhos futuros.
Capı́tulo
2
Controle do GRV em geração eólica
2.1
Energia eólica
A energia eólica é a energia cinética contida nas massas de ar em movimento devido ao seu
aquecimento por radiação solar e à rotação da terra. Os ventos são gerados por um aquecimento
não uniforme na superfı́cie terrestre, na qual, cerca de 2% da energia solar absorvida pela Terra
é convertida em energia cinética dos ventos (DUTRA, 2008).
Para produzir energia elétrica a partir de uma fonte eólica é necessária a conversão de energia
cinética de translação em energia cinética de rotação, utilizando para isso um aerogerador, que
é um gerador elétrico acoplado através de um eixo à uma turbina eólica. A energia cinética
de translação, que é dada pelo deslocamento dos ventos, atua sobre as pás da turbina éolica
e o movimento dessas pás gera a energia cinética de rotação. Portanto, a energia cinética de
rotação movimenta o eixo e aciona o gerador elétrico, que converte essa energia mecânica em
energia elétrica (CRESESB, n.d.).
Os aerogeradores podem ser classificados de acordo com sua capacidade de geração de potência, sendo: aerogeradores de pequeno porte, que geram um valor de potência ≤10kW; aerogeradores intermediários que geram um valor de potência entre 10kW-250kW; e aerogeradores
de grande porte, gerando potências iguais ou superiores à 250kW (DUTRA, 2008).
Para aplicações de geração eólica de pequeno porte, o uso do GRV se torna uma boa opção devido às suas caracterı́sticas próprias, além de possuir uma alta eficiência e um baixo
custo (BARAZARTE and et al., 2011; KRISHNAN, 2001). As próximas seções do capı́tulo irão
abordar o GRV, seu modo de operação e técnicas de controle para sua aplicação em sistemas
de geração eólica.
2.2
Gerador de relutância variável
Existem diversos tipos de geradores elétricos que podem ser aplicados à geração eólica e sua
escolha depende de fatores, como: a potência elétrica gerada, velocidade média dos ventos, tipo
de aplicação, no qual, o sistema pode ser conectado à rede de distribuição elétrica ou pode ser
usado em sistemas isolados (uso residencial e em fazendas), valor de custo, entre outros (KIM
and KIM, 2007).
4
Capı́tulo 2. Controle do GRV em geração eólica
5
Uma máquina elétrica que pode ser usada para geração eólica é a máquina de relutância
variável (MRV). Apesar das máquinas mais empregadas no processo de geração eólica serem do
tipo sı́ncrona e de indução (HE et al., 2008; KIM and KIM, 2007), a MRV, atuando como um
gerador, se torna uma boa opção para microrredes ou sistemas isolados, com cargas relativamente
baixas, podendo operar em velocidades variáveis ou fixas e com uma faixa de operação mais
ampla que os outros tipos de geradores (CHANG and LIAW, 2011; TORREY, 2002).
Na figura 2.1 é possı́vel observar o diagrama esquemático de um sistema de geração eólica
hipotético conectado à rede elétrica, utilizando um GRV.
Rede Elétrica
n1
n2
GRV
Conversor
e
Controlador
Turbina
Eólica
Figura 2.1: Sistema de geração eólica conectado à rede elétrica, utilizando um GRV.
Antes de prosseguir o estudo sobre GRV, é importante fazer algumas definições sobre indutância (L) e relutância magnética (ℜ). Quando uma corrente elétrica circula por uma bobina,
ela gera um campo magnético, sendo que, esse campo cria um fluxo concatenado, denominado
φ, que as atravessa. Assim, a indutância L pode ser definida como a capacidade que uma bobina
de N espiras tem de criar um fluxo enlaçado φ para uma determinada corrente elétrica i, de
acordo com a equação (2.1) (MUSSOI, 2007).
Nφ
(2.1)
i
Já a relutância magnética (ℜ) é uma grandeza utilizada para circuitos magnéticos análoga
à resistência de circuitos élétricos. Ela pode ser definidada formalmente como uma medida da
oposição que um meio oferece ao estabelecimento e concentração das linhas de campo magnético (MUSSOI, 2007).
O GRV tem seu princı́pio de funcionamento baseado na variação da relutância do circuito
magnético de seu rotor (OGAWA et al., 2006). A relutância magnética apresenta grandes variações de acordo com a posição angular do rotor do GRV, devido a suas caracterı́stcas construtiva,
e é dada pela equação (2.2), no qual, µ é a permeabilidade magnética equivalente, l é o comprimento médio do circuito magnético e A é a área transversal por onde circula o fluxo enlaçado
(φ) pelas bobinas do estator (da SILVEIRA, 2008). Pode-se observar que µ, l e A variam seus
L=
6
valores em função do ângulo θ gerado pelo movimento relativo entre o rotor e o estator.
ℜ(θ) =
l(θ)
A(θ)µ(θ)
(2.2)
A indutância L pode ser relacionada com a relutância do circuito magnético pela equação
(2.3)
L=
N2
ℜ (θ)
(2.3)
Como a indutância do GRV está relacionada com a relutância, o mesma apresenta uma
variação linear de acordo com a posição de alinhamento dos pólos do rotor e estator (dada
pelo ângulo θ), possuindo uma indutância máxima quando os pólos estiverem completamente
alinhados e uma indutância mı́nima quando os pólos estiverem completamente desalinhados.
Para operar como um gerador, a MRV deve ter sua fase excitada durante o decrescimento de
sua indutância (OGAWA et al., 2006; da SILVEIRA, 2008; SAWATA, 2001).
O torque magnético do GRV ocorre em virtude da variação da relutância magnética gerada
pelo movimento entre o rotor e estator. Assim, o torque no GRV resulta da variação de energia
magnética armazenada em função da posição do rotor (dada pelo ângulo θ formado em relação
ao estator) (YUAN, 2000; KRISHNAN, 2001).
Para ativar o GRV, o conversor de potência meia ponte ou HB (half-bridge) é o mais utilizado,
e é apresentado pela figura 2.2 (CAPOVILLA et al., 2014). Sua operação é realizada em duas
etapas: etapa de excitação, no qual ambas as chaves de cada fase do GRV são acionadas, fazendo
com que a tensão do barramento Vdc energize a fase, ocasionando um aumento da passagem de
corrente através da bobina e transferindo energia para o seu campo magnético e; etapa de
geração, no qual as duas chaves do conversor são desligadas, fazendo com que a corrente comece
a fluir pelos diodos até a carga (CARDENAS et al., 2004).
Fase d
Fase c
C
Fase b
Vdc
Fase a
+
Figura 2.2: Conversor meia ponte ou HB.
O conversor HB necessita de uma excitação inicial, dada por uma fonte externa, até que
o capacitor C seja carregado. Depois, esse capacitor passa a excitar as fases quando a fonte
externa for desligada, além de ter uma função de estabilizar a tensão de saı́da. Para aplicações
em sistemas de geração eólica utilizando um GRV, são utilizados dois conversores de potência,
sendo, um o conversor HB que está conectado ao GRV e o outro é um inversor trifásico que
compartilha o mesmo elo de corrente contı́nua do conversor HB de forma a possibilitar a injeção
de potência na rede elétrica ou numa carga isolada. O inversor controla a tensão do elo de
7
corrente contı́nua de forma a possibilitar o fluxo de potência entre o GRV e a rede. O sistema
de controle está apresentado em (MURARI et al., 2014).
A principal vantagem do conversor HB se dá por sua flexibilidade no controle de corrente
em cada fase individualmente e, sua principal desvantagem é o seu custo elevado, já que ele
necessita de duas chaves semicondutoras para cada fase do GRV (SAWATA, 2001).
O controle do GRV é realizado pelo acionamento das chaves do conversor HB e para operar
em seu ponto ótimo de geração, é desejável que o controlador atue diretamente sobre a potência
gerada (CARDENAS et al., 2004). Como o fluxo magnético do GRV não é constante, ele deve ser
estabelecido quando os polos do rotor estiverem começando a se desalinhar do polo do estator.
Esse processo de chaveamento é controlado por ângulos de energização denominados de θon e
θof f .
Os ângulos θon e θof f são intervalos angulares responsáveis pela etapa de excitação no GRV.
Assim, no ângulo θon as chaves do conversor HB estão acionadas fazendo com que uma determinada fase do GRV seja energizada e no ângulo θof f as chaves são desligadas. Geralmente,
o ângulo θon inicia-se um pouco antes do desalinhamento entre os polos do rotor e do etator,
sendo que dessa maneira o campo magnético já está estabelecido no momento em que ocorre o
desalinhamento, aumentando assim à eficiência do GRV.
2.3
Controle para o GRV aplicado à sistemas de geração
eólica
Existe uma ampla literatura que aborda o controle do GRV para aplicações eólicas, tanto
no controle de acionamento do conversor HB, quanto para o controle do conversor de potência
responsável por levar a energia gerada para a carga.
Alguns trabalhos tentam conectar diretamente o GRV à rede elétrica, utilizando apenas o
conversor de potência do GRV, alcançando bons resultados para velocidades constantes, porém, ao alterar a velocidade de operação a queda de rendimento é alta, como pode ser visto
em (CHEN, 2008).
Em (SOZER and TORREY, 2000) e (KIOSKERIDIS and MADEMLIS, 2006) são apresentadas propostas de controle que buscam otimizar os ângulos de energização θon e θof f , porém,
sistemas de controle desse tipo necessitam de um poder de processamento muito grande além
de exigir muita memória por conta do armazenamento de tabelas.
Uma proposta de controle para a potência gerada pelo GRV por meio de um controle de histere é apresentado em (McSWIGGAN et al., 2007), porém, não houve resultados experimentais
e os resultados via simualações não validaram o modelo para baixas velocidades de operação.
No geral, vários trabalhos apresentados pela literatura para o controle do GRV aplicado
em sistemas de geração eólica, apresentam propostas de controles que atuam indiretamente na
potência gerada pelo sistema, através de uma malha de corrente.
Em (BARROS, 2012), é proposto um controle direto de potência para o GRV conectado à
rede elétrica, através de um controlador por modos deslizantes. Este controle atua diretamente
na potência gerada pelo GRV. Nesta estratégia, o sistema de geração eólica é baseado no controle
de dois conversores separadamente, nos quais o conversor HB conectado ao GRV regula a extra-
8
ção da potência elétrica máxima gerada pelo sistema eólico, e um segundo conversor conectado
diretamente à rede elétrica fica responsável por regular tensão do elo de corrente contı́nua (Vdc ),
permitindo que a energia gerada pelo GRV seja enviada ao sistema elétrico (BARROS, 2012; UTKIN et al., 1999). Essa proposta de controle será detalhada na próxima seção.
2.3.1
Controle do GRV pelo controlador de modos deslizantes
O sistema de controle direto de potência por modos deslizantes (CDP-MD) para o chaveamento do conversor HB se dá através do processamento de erro entre um valor de referência de
potência, denominada Pref , e o valor de potência atual gerada pelo GRV, denominada P , sendo
este valor calculado a partir dos valores medidos de corrente e tensão do gerador. O princı́pio
deste controle está baseado no fato de quanto maior for à etapa de excitação do GRV, maior
será sua potência gerada. A figura 2.3 apresenta o diagrama esquemático do CDP-MD para o
controle do GRV.
Figura 2.3: Diagrama esquemático do CDP-MD.
O controle por modos deslizantes é uma técnica de controle para sistemas de estruturas
variáveis, que possui grande robustez de controle, utilizada como alternativa à teoria de controle clássica, com aplicações em sistemas não lineares e que apresentam pertubações em suas
plantas. (HUNG et al., 1993).
A expressão que representa o processamento de erro ep é dada pela equação (2.4).
ep = Pref − P
(2.4)
A superfı́cie de chaveamento, representada por S na figura 2.3, é dada pela equação (2.5),
no qual, kd é uma constante de proporcionalidade que representa o ganho derivativo, definida
de acordo com a resposta desejada do sistema (UTKIN et al., 1999). Pode-se observar que a
superfı́cie de chaveamento S se dá pela soma do erro de potência ep e da derivada do erro de
potência presente na realimentação da malha do sistema de controle.
dep
(2.5)
dt
O sistema de controle trabalha sobre o princı́pio de controlar a potência do GRV através do
acionamento do ângulo de desligamento θof f das chaves do conversor HB. Portanto, o mesmo
adota a seguinte estratégia: Manter o ângulo de acionamento θon das chaves do conversor HB
em um valor fixo, e, através do processamento do erro ep , realizado por um controlador de
modos deslizantes, conseguir controlar o ângulo de desligamento θof f com o objetivo de que a
S = s1 = ep + kd
9
potência gerada pelo GRV atinja o mesmo valor da referência de potência. A lei que reproduz
esse comportamento é dada pela equação (2.6) (UTKIN et al., 1999).
ki
eval (S1 )
(2.6)
θof f = kp +
s
No qual: kp e ki são os ganhos do controlador PI (Proporcional+Integral)e a função eval é
responsável por determinar qual será a reação do sistema de controle, atuando linearmente com
limites de saturação, assim como podemos observar pela equação (2.7).

 s1 .ke se lmin < s1 .ke < lmax ,
lmax se s1 .ke > lmax ,
eval (s1 ) =
(2.7)

lmin se s1 .ke < lmin .
No qual: ke é uma constante que representa o ganho da função eval e lmin e lmax representam
os limites mı́nimo e máximo respectivamente.
Portanto, pode-se dizer que o CDP-MD se dá pelo processamento de erro ep , que é realizado
através da comparação do sinal de Pref com o valor de P , e a superfı́cie de chaveamento S é
calculada a partir da equação (2.5). Assim, o ângulo de desligamento θof f , apresentado pela
equação (2.6), é encontrado através da ação de um controlador PI aplicada à superfı́cie de
chaveamento S, processada pela função eval.
Capı́tulo
3
ASIC - Bloco básico - Amplificador operacional
A maioria dos trabalhos encontrados na literatura para o GRV operando em sistemas de
geração eólica de pequeno porte, propõem sistemas de controle de potência que atuam por meio
de uma malha de corrente.
Este trabalho aborda uma proposta diferente, com o controle de potência para o GRV
conectado à rede elétrica, atuando diretamente sobre a potência gerada, através da atuação
de um controlador por modos deslizantes. Em (BARROS, 2012), essa técnica de controle foi
desenvolvida através de um modelo matemático e validada por diversas simulações.
Tomando esse modelo matemático como referência, o trabalho busca implementar um sistema de controle direto de potência através de um ASIC CMOS especı́fico para essa função. O
circuito proposto será formado por um arranjo ótimo de AmpOps CMOS. Assim, o primeiro
passo deste trabalho será projetar um AmpOp e, posteriormente, desenvolver o ASIC analógico
responsável pelo controle de potência para o GRV.
Este capı́tulo descreve o projeto do AmpOp CMOS. Primeiramente, é apresentada uma
revisão bibliográfica correlata ao tema proposto, seguida pelo projeto do AmpOp com seus
resultados de simulações e finalizando, é apresentado o projeto de layout do AmpOp CMOS.
3.1
3.1.1
Revisão bibliográfica
Amplificadores operacionais
O AmpOp é um bloco de construção fundamental no projeto de circuitos integrados analógicos, sendo um dispositivo versátil e que pode ser utilizado em diversas operações, como,
amplificador, filtro, condicionador de sinais, oscilador, fonte de corrente, fonte de tensão e em
muitas outras aplicações. O CI AmpOp geralmente é formado por um grande número de transistores, um capacitor interno para compensação de frequência e, quando necessário, alguns
resistores (JUNIOR, 2012).
Inicialmente, os AmpOp’s eram construı́dos por válvulas, porém, eles eram muito grandes e caros. A partir da década de 1960, com o inı́cio da produção comercial de transistores,
os AmpOp’s passaram a ser construı́dos por transistores discretos não integrados, porém, seu
custo ainda continuava muito elevado, da ordem de dezenas de doláres, tornando-o quase proi10
Capı́tulo 3. ASIC - Bloco básico - Amplificador operacional
11
bitivo (FRANCO, 2002).
O desenvolvimento de CI’s ocorreu durante o final da década de 1950 e inı́cio da década de
1960 e por volta da metade dos anos de 1960, foi produzido o primeiro CI AmpOp chamado
µA709, projetado por Robert J. Widler, sendo este o primeiro CI AmpOp produzido com um
número relativamente alto de transistores e resistores numa mesma lâmina de silı́cio (FRANCO,
2002).
Apesar de ainda ter um preço elevado e possuir muitos problemas, como o fato de sua
compensação de frequência precisar ser realizada externamente, o que exigia um alto grau de
conhecimento e habilidades técnicas para o engenheiro que estivesse trabalhando com o dispositivo, o µA709 é considerado um sucesso e iniciou uma nova era no projeto de circuitos
eletrônicos. Os engenheiros começaram a utilizar os AmpOp’s em larga escala, exigindo melhorias e os fabricantes foram prontamente atendendo essas exigências, produzindo AmpOp’s de
qualidade e a preços baixos e acessı́veis (CARTER and MANCINI, 2009).
A figura 3.1 apresenta o sı́mbolo que representa um AmpOp e seus terminais, sendo: terminal
1, denominado de entrada inversora; terminal 2, denominado de entrada não inversora; terminal
3 de saı́da; e terminais 4 e 5 de alimentação, que devem ser polariazados com uma fonte de
tensão DC (Direct Current) (VDD/VSS).
+VDD
1
4
3
2
5
-VSS
Figura 3.1: Sı́mbolo do AmpOp conectado à fonte de alimentação simétrica
Basicamente, um AmpOp opera com uma entrada diferencial, ou seja, ele calcula a diferença
de tensão entre os sinais aplicados nos dois terminais de entrada, multiplicando-os por um ganho
DC, denominado de ganho A. Assim, seja um sinal de tensão aplicado ao terminal de entrada
inversora, v1 , e um sinal de tensão aplicado ao terminal de entrada não inversora, v2 . A entrada
do AmpOp será dada por (v2 − v1 ). A saı́da do AmpOp que será observada no terminal 3 será
a entrada diferencial de tensão multiplicada pelo ganho A, resultando em A(v2 − v1 ).
Para iniciar os estudos sobre amplificadores operacionais é importante considerar as caracterı́sticas de um AmpOp ideal. Um AmpOp ideal faz algumas suposições, sendo as mais
importantes: 1) Sua impedância de entrada é infinita, ou seja, considera que a corrente dos
terminais 1 e 2 são nulas; 2) Sua impedância de saı́da é igual à zero, ou seja, a tensão de saı́da
será sempre a entrada diferencial multiplicada por um ganho, independentemente da corrente
que pode ser drenada por uma impedância de carga, 3) Possui uma rejeição à tensão de modo
comum infinita, que diz que o AmpOp responde apenas a diferença de sinais de entrada, desprezando qualquer sinal comum entre os duas entradas; 4) Possui um ganho em malha aberta
A infinito (PEASE, 2008).
Assim, tratando-se de um AmpOp sempre podemos observar uma entrada diferencial em
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tensão que possui alta impedância, uma saı́da em tensão referenciada ao terra que possui baixa
resistência e um alto ganho de tensão (LACERDA, 2001).
A figura 3.2 apresenta um AmpOp em malha fechada, através de componentes passivos. O
resistor R2 é conectado entre o terminal de saı́da e a entrada inversora do AmpOp, por isso essa
configuração recebe o nome de inversora. O resistor R1 foi conectado entre a entrada inversora
e a fonte de sinal de entrada com a tensão Vin , enquanto a entrada não inversora está aterrada.
R2
R1
v1
vin
Vout
Figura 3.2: AmpOp em configuração inversora em malha fechada.
Considerando o circuito operando com um AmpOp ideal, será realizada a análise para determinar o ganho em malha fechada Amf . Com o AmpOp ideal, o ganho em malha aberta
A é infinito, fazendo com que a tensão entre os terminais do amplificador seja nula, ou seja,
idealmente zero, e a saı́da Vout pode ser dada pela equação (3.1), onde, v1 é a tensão no terminal
da entrada inversora e v2 é tensão no terminal de entrada não inversora.
Vout
=0
(3.1)
A
Com o ganho A infinito temos que v1 = v2 , fazendo o circuito se comportar como se os
dois terminais estivessem conectados. Assim, considera-se que existe um curto virtual entre os
terminais 1 e 2 (fisicamente os dois terminais não estão conectados) e toda a entrada no terminal
2 aparecerá no terminal 1. Como o terminal 2 está aterrado, temos a tensão v1 = 0, ou seja,
é um terra virtual, onde a tensão é nula, mesmo sem o terminal 1 estar fisicamente aterrado.
Assim, a corrente que circula sobre R1 é dada pela equação (3.2)
Vout = A (v2 − v1 ) ⇒ (v2 − v1 ) =
Vin − v 1
Vin − 0
Vin
⇒
=
(3.2)
R1
R1
R1
Já que o AmpOp ideal considera uma impedância infinita em sua entrada, a corrente I1 só
pode fluir por R2 , logo, a corrente I2 = I1 , e a tensão de saı́da do circuito em malha fechada é
dada pela equação (3.3)
I1 =
Vin
R2
R2 ⇒ Vout = − Vin
(3.3)
R1
R1
Portanto, o ganho do circuito em malha fechada é dado pela equação (3.4). O ganho em
malha fechada é a razão entre os resistores R2 e R1 e o sinal negativo indica que o sinal de saı́da
será invertido.
Vout = v1 − I1 R2 = 0 −
Amf =
R2
Vout
=−
Vin
R1
(3.4)
13
Devido a essa caracterı́stica do ganho do AmpOp depender apenas de sua malha de alimentação, ele se torna uma ferramenta extremamente versátil, podendo atuar em aplicações lineares
e não lineares. Como foi visto na análise anterior, trabalhando em malha aberta sua operação é
praticamente inviabilizada, devido ao alto ganho A, fazendo com que sua saı́da sature atingindo
valores próximos das fontes de alimentação (VDD/VSS), mesmo para valores de entrada diferenciais pequenos, da ordem de microvolts. Ao fechar a malha de alimentação entre a entrada
inversora e a saı́da, tem-se um circuito realimentado e o alto ganho A do AmpOp faz com que o
ganho em malha fechada seja proporcional a sua malha de realimentação com seus componentes
passivos (CARTER and MANCINI, 2009).
Existem vários parâmetros importantes que devem ser considerados para a análise de um
AmpOp, entre eles, pode-se citar como os mais relevantes: o ganho DC em malha aberta,
margem de fase, frequência de ganho unitário, a taxa de variação Slew-Rate que é expressa por
[V /µs], excursão do sinal de entrada e de saı́da, valores mı́nimos das tensões de alimentação;
consumo de corrente, rejeição à tensão de modo comum, entre outros. Todas as propriedades
citadas estão relacionadas pela estrutura interna que é adotada durante a etapa de projeto do
AmpOp (PEASE, 2008).
Durante o projeto de um AmpOp, um dos principais requisitos é que ele possua um ganho
em malha aberta A suficientemente grande para que sua realimentação negativa possa ser implementada. Para atingir esse ganho elevado, os AmpOp’s CMOS utilizam dois ou mais estágios
de ganho (JOHNS and MARTIN, 1997).
A figura 3.3 representa um diagrama de blocos de um amplificador de dois estágios com um
buffer de saı́da.
Capacitor de compensação de frequência
Cc
Fornece ganho de corrente
vdi
A1
Bloco
diferencial
A2
Bloco
de ganho
x1
Vout
Buffer
de saída
Figura 3.3: Diagrama de blocos de um AmpOp de dois estágios com buffer de saı́da.
Podemos ver por este diagrama de blocos que a entrada é composta por um estágio diferencial
(ou estágio de transcondutância, como também é conhecido), que fornece uma boa relação de
ganho para o AmpOp. O segundo estágio geralmente é um inversor e é chamado de estágio
de ganho de tensão, sendo ele responsável por amplificar o ganho de saı́da do primeiro bloco.
Se o AmpOp precisar ter uma excursão de sinal sobre uma carga resistiva de baixo valor, o
que ocasiona uma drenagem de corrente elevada, o segundo estágio deve ser seguido por um
buffer de saı́da, que é representado pelo terceiro bloco (JUNIOR, 2012). Esse buffer tem a
função de diminuir a resistência de saı́da do AmpOp e geralmente possui um ganho unitário,
permitindo que o AmpOp opere com cargas resistivas baixas, mantendo o ganho alcançado
nos dois primeiros estágios. A compensação de frequência do circuito, que é representada pelo
capacitor CC é necessária para que o AmpOp tenha um bom desempenho em malha fechada,
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garantindo sua estabilidade (ALLEN and R.HOLBERG, 1987).
Os AmpOp’s que apresentam apenas os dois primeiros estágios citados anteriormente possuem uma alta impedância na saı́da e trabalham com cargas resistivas de valores elevados,
sendo comumente chamados de amplificadores operacionais de transcondutância - OTA (Operational Transconductance Amplifier ). Os AmpOp’ que trabalham com os três estágios (diferencial+ganho tensão+buffer de saı́da) possuem uma baixa impedância de saı́da, permitindo que
o circuito opere com cargas resistivas baixas e por isso o terceiro estágio também é conhecido
como estágio de ganho de corrente (JOHNS and MARTIN, 1997).
Os estágios de saı́das mais utilizados por AmpOp’s CMOS são compostos por transistores
MOSFET’S em configurações conhecidas como: Estágio de saı́da Classe A e estágio de saı́da
Classe AB.
O estudo sobre AmpOp’s CMOS se dá pela análise de transistores MOSFET’S. Portanto,
as próximas seções deste trabalho irão realizar um breve estudo sobre transistores MOSFET’s
e sobre os estágios de saı́da mais comumentes utilizados no projeto de AmpOp’s.
3.1.2
Transistores MOSFET’s
Atualmente, os circuitos CMOS são amplamente utilizados no projeto de AmpOps, e, como
regra, um projetista deve realizar o máximo das funções requeridas quando possı́vel, utilizando
apenas transistores de efeito de campo metal-óxido-semicondutor, ou MOSFETS como são mais
conhecidos, e quando for preciso, pequenos capacitores MOS (SEDRA and SMITH, 1998).
A palavra Complementary do termo CMOS, significa complementar, e quer dizer que transistores de ambas as polaridades são empregados no processo de fabricação, ou seja, um transistor
MOSFET de canal N (NMOS) e um transistor MOSFET de canal P (PMOS) podem ser construı́dos numa mesma área de material semicondutor. Hoje em dia, a tecnologia CMOS de CI’s
é a mais utilizada para aplicações analógicas, digitais e para combinação das duas, sendo empregada em 95% dos CI’s comerciais produzidos em escala de integração muito ampla (VLSI Very Large Scale Integration). O termo VLSI geralmente é utilizado quando um chip contém
uma ordem de milhares ou milhões de transistores MOSFET’s. Atualmente, para circuitos mais
complexos como memórias e microprocessadores, que possuem uma ordem de bilhões de transistores MOSFET’s, usa-se o termo ULSI (Ultra-Large Scale Integrated ) (VITTOZ, 1985; GRAY
and MEYER, 1993).
Tendo em vista este cenário, essa seção apresenta um breve estudo sobre transistores MOSFET’s, seus principais parâmetros e condições de operação.
O transistor MOSFET possui 4 terminais, sendo, terminal de porta (gate), terminal de fonte
(source), terminal de dreno (drain) e o terminal de corpo (body), sendo, os terminais de dreno
e fonte permutáveis, possuindo uma configuração para um transistor NMOS e outra para um
transistor PMOS.
O terminal de porta do transistor MOSFET é isolado do material semicondutor por uma
camada isolante, que geralmente é o dióxido de silı́cio (SiO2), de expessura tox , fato este que deu
origem ao nome MOS. Ao aplicar uma tensão entre os terminais de porta e fonte, os portadores
minoritários do semicondutor são atraı́dos sob a região isolante da porta, formando assim um
canal condutor (se for um transistor NMOS é formado um canal induzido do tipo N e se for um
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transistor PMOS é formado um canal induzido do tipo P). Com o canal formado, ao se aplicar
uma tensão entre os terminais de dreno e fonte, uma corrente começará a circular por este canal
(chamada de corrente de dreno Id ) (BAKER, 2010).
A figura 3.4 apresenta um transistor NMOS com seus terminais e suas devidas tensões de
polarização, sendo: Tensão VGS que é a diferença de potencial entre os terminais de porta (G)
e fonte (S), tensão VDS que é a diferença de potencial entre os terminais de dreno (D) e fonte
(S) e a tensão VSB que é a diferença de potencial entre os terminais de fonte (S) e corpo (B).
O transistor NMOS é construı́do sob um substrato do tipo P e seus terminais de dreno e fonte
são construı́dos sob uma camada fortemente dopada do tipo N difundidas no substrato.
Dreno
Porta
Corpo
Fonte
VGS
VSB
VDS
Figura 3.4: NMOS.
A figura 3.5 apresenta um transistor PMOS com seus terminais e tensões de polarização.
Pode-se observar que as posição dos terminais de fonte e dreno e as tensões de polarização do
dispositivo estão invertidas em relação ao transistor NMOS. O transistor PMOS é construı́do
sob um substrato do tipo N e seus terminais de dreno e fonte são construı́dos sob uma camada
fortemente dopada do tipo P difundidas no substrato.
GS
SB
DS
Figura 3.5: PMOS.
O valor mı́nimo de tensão aplicada entre os terminais de porta e fonte para a formação de
um canal condutor no dispositivo é chamado de tensão de threshold e é representada por Vth .
Esse valor é fixado durante o processo de fabricação pela foundry e é positivo para transistores
NMOS e nagativo para transistores PMOS.
Geometricamente, os parâmetros mais importantes de um dispositivo MOS são a expessura
da camada de óxido do terminal de porta, tox (da ordem de 2 − 50 nm), e o comprimento e
largura do canal de condução induzido, representados respectivamente por L(length em inglês)
e W (width em inglês), geralmente expressos em [µm]. O parâmetro tox é especificado durante a
16
etapa de produção do dispositivo e não pode ser alterado. Já os parâmetros L e W podem ser
alterados e são especificados pelo projetista eletrônico (GREBENE, 2002).
Um aspecto interessante no transistor MOSFET é que o terminal de porta e o canal induzido
formam uma espécie de capacitor de placas paralelas, com a camada de óxido servindo como um
dielétrico e o seu valor de capacitância é dado pela equação (3.5), no qual εox é a permissividade
do óxido de silı́cio e é εox = 3, 45X10−11F/m (JOHNS and MARTIN, 1997; SEDRA and SMITH,
1998).
εox
(3.5)
tox
Muitas vezes, o terminal de corpo do transistor é conectado ao terminal de fonte, não tendo
uma função na operação do circuito e podendo assim ser ignorado, como normalmente ocorre
em transistores discretos. Porém, em circuitos integrados o terminal de corpo deve ser sempre
conectado ao menor potencial do circuito para um transistor NMOS. No caso do PMOS, como
o poço (tipo N) é isolado, tem-se a opção de utilizar o maior potencial do circuito ou do
próprio transistor. Assim, a tensão reversa entre os terminais de corpo e fonte terá um efeito
no funcionamento do dispositivo, visı́vel na tensão de Vth . Considerando um transistor NMOS,
quando a tensão de corpo se torna mais negativa que a tensão de fonte, a tensão de threshold é
dada pela equação (3.6) (ALLEN and R.HOLBERG, 1987).
Cox =
Vth = Vt0 + γN
i
hp
p
2φf N + VSB − 2φf N
(3.6)
No qual, Vt0 é a tensão de threshold quando VSB = 0, φf N é o potencial de fermi para transistores
NMOS, dado pela equação (3.7) e γN é o fator de corpo para transistores NMOS, dado pela
equação (3.8).
ni
KT
(3.7)
ln
φf N =
q
NA
No qual, K é a constante de Boltzmann, T é a temperatura em Kelvin, q é a carga do elétron,
ni é a concentração de portadores do silı́cio intrı́nseco e NA é a concentração de dopantes do
substrato tipo p.
√
2qNA εs
γN =
(3.8)
C ox
No qual, εs é a permissividade do silı́cio.
Como já foi mencionado, quando um canal já foi induzido e uma tensão é aplicada entre
os terminais de dreno e fonte, uma corrente começa a fluir pelo canal. Assim, a profundidade
desse canal depende da tensão VDS aplicada. Conforme a tensão VDS aumenta, o canal começa
a sofrer um estreitamento, até chegar a um ponto de estrangulamento, no qual o aumento de
VDS praticamente não causará mais efeito, ou seja, a corrente de dreno irá saturar.
Portanto, o transistor MOSFET pode operar em três regiões, sendo, a região de corte, a
região linear e a região de saturação. As condições para que o transistor opere em cada uma
17
dessas regiões serão descritas com base em um transistor NMOS. Para os transistores PMOS
valem as mesmas condições, porém, com uma polarização reversa (SEDRA and SMITH, 1998).
Quando o transistor NMOS opera na região de corte ele obedece a relação (3.9), ou seja, a
tensão VGS é menor do que a tensão Vth e o canal não está formado, fazendo com que a corrente
de dreno seja igual a zero.
VGS < Vth
(3.9)
Para o transistor operar na região linear são necessárias duas condições. A primeira é que o
canal deve ser induzido, de acordo com a relação(3.10) e a segunda é dada pela relação(3.11).
VGS ≥ Vth
(3.10)
VDS ≤ VGS − Vth
(3.11)
A corrente de polarização do transistor NMOS atuando na região linear é dada pela equação
(3.12).
1
W
2
. (VGS − Vth ).VDS − VDS
(3.12)
Id = Kn.
L
2
No qual, Kn é o parâmetro de transcondutância do processo, que é dado pela equação (3.13),
onde, µn é a mobilidade de elétrons no canal. O valor de Kn é determinado pelo processo de
fabricação e sua unidade é [A/V 2 ]
Kn = µn Cox
(3.13)
Na região linear, quando o valor de VDS é muito pequeno, a ponto do termo VDS 2 ser desprezado, o gráfico Id XVDS apresenta uma relação linear, fazendo com que o transistor MOSFET
atue como uma resistência linear, fato este que deu origem ao seu nome. Conforme a tensão
VDS começa a aumentar, o gráfico Id XVDS deixa de ser uma reta e começa a se tornar uma
curva, até o momento em que a corrente de dreno satura, e, nesse momento o transistor passa
a operar na região de saturação. O valor da tensão VDS onde ocorre a saturação é dado pela
equação (3.14) (BAKER, 2010).
VDSsat = VGS − Vth
(3.14)
Para que o transistor NMOS opere na região de saturação, primeiramente ele deve ter um
canal induzido, de acordo com a relação (3.10) e depois obedecer a relação (3.15).
VDS = VDSsat ≥ VGS − Vth
(3.15)
A corrente de polarização Id para a região de saturação é dada pela equação (3.16).
1
W
Id = .Kp.
.(VGS − Vth )2 .(1 + λN .VDS )
(3.16)
2
L
18
No qual, λN é um parâmetro de modulação de comprimento do canal, e, é utilizado nos cálculos de impedância de saı́da do transistor operando na região de saturação. Ele é função das
dimensões do transistor, sendo inversamente proporcional ao comprimento do canal L. Pode-se
definir a resistência de saı́da do transistor de acordo com a equação (3.17).
1
(3.17)
λId
No qual, Id é expressa sem o fator de modulação de comprimento do canal, de acordo com a
equação (3.18).
ro =
W
1
(3.18)
Id = Kn (VGS − Vth )2
2
L
Geralmente, os transistores MOSFET’s atuam na região de corte ou saturação quando operam como chaves, ou, em alguns casos especificos, são polarizados na região linear para substituir um resistor em um CI, visto que resistores ocupam uma área de placa muito grande,
enquanto transistores são construı́dos ocupando uma área muito menor. Já a região de saturação é utilizada para transistores MOSFET’s operarem como amplificadores (ALLEN and
R.HOLBERG, 1987).
O parâmetro que relaciona a tensão VGS e a corrente de dreno Id para pequenos sinais
é chamado de transcondutância gm . Para a região linear ele é dado pela equação (3.19) e
para a região de saturação ele é pode ser obtido pela equação (3.20) ou (3.21) (SEDRA and
SMITH, 1998).
W
VDS
L
W
.(VGS − Vth )
gm = Kn.
L
gm = Kn
gm =
3.1.3
2Id
VGS − Vth
(3.19)
(3.20)
(3.21)
Estágios de Saı́da
A principal função de um estágio de saı́da é permitir que o AmpOp opere com uma carga
de saı́da, sem que isso signifique uma diminuição do ganho DC em malha aberta adquirido
entre o primeiro e segundo estágio do circuito. Assim, o AmpOp deve suportar cargas resistivas
entre 50 a 1000Ω e cargas capacitivas da ordem de 5-1000pF, fornecendo um sinal de saı́da
(tensão, corrente ou potência) suficiente para cargas que drenem muita corrente (ALLEN and
R.HOLBERG, 1987).
Existem três configurações de estágios de saı́da que são amplamente conhecidos e abordados
pela literatura, sendo: Estágio de saı́da classe A, estágio de saı́da classe B e estágio de saı́da
classe AB. A classificação de um estágio de saı́da se dá pela forma de onda de saı́da da corrente de dreno (SEDRA and SMITH, 1998). A seguir, será realizada uma breve descrição do
funcionamento das três configurações de estágios de saı́da citadas acima.
19
Estágio de saı́da classe A
Um estágio de saı́da atuando em uma configuração Classe A apresenta um ângulo de condução de 360◦ , ou seja, o transistor de saı́da conduz o sinal para todo o ciclo de entrada.
Geralmente, o transistor de um estágio de sáida Classe A possui uma configuração fonte comum, que amplifica e inverte o sinal de entrada aplicado ou uma configuração seguidor de fonte,
que tem um ganho próximo de 1 (LOZANO, 2002). A figura 3.6 apresenta uma configuração
de um estágio de saı́da Classe A, com o transistor em configuração seguidor de fonte.
VDD
Id
Vin
Mn1
Vout
IL
ID
RL
VSS
Figura 3.6: Configuração de um estágio de saı́da Classe A com seguidor de fonte.
Quando não existe um sinal de entrada, a corrente IL é zero e a tensão de saı́da Vout = 0V ,
porém, o transistor Mn1 está sempre ativo e conduzindo uma corrente Id . Por isso, o estágio de
saı́da Classe A é um estágio que consome muita corrente, além de possuir baixa eficiência, fato
este que motivou o estudo e desenvolvimento de outros tipos de estágios de saı́da que fossem
capazes de fornecer uma melhor relação entre a potência fornecida para a carga e a potência
provida das fontes de alimentação. Os estágios de saı́da Classe B e Classe AB são exemplos de
circuitos que buscam uma relação melhor (GREBENE, 2002).
Estágio de saı́da classe B
A figura 3.7 apresenta a configuração de um estágio de saı́da Classe B, onde os transistores
estão conectados numa configuração dreno comum. O transistor é polarizado com uma corrente
Id zero e conduz apenas metade do ciclo do sinal de entrada, sendo que seu ângulo de condução
é menor que 180◦ . Por esse motivo o estágio de saı́da Classe B precisa de um segundo transistor
que será responsável por conduzir a metade do ciclo negativo (GRAY and MEYER, 1993).
Um dos maiores problemas desse estágio é um efeito que ele produz conhecido como distorção
crossover. Cada um dos transistores precisa de uma pequena quantidade de tensão de entrada
para começar a conduzir. Durante a transição da operação de um transistor para o outro,
ocorre uma interrupção do sinal de saı́da, devido ao nı́vel do sinal de entrada não ser grande o
suficiente para ativar o próximo transistor e coloca-lo em condução. Assim, em vez de mudar
diretamente do ciclo positivo para o negativo, existe um pequeno intervalo em que o sinal de
saı́da é interrompido e o transistor não conduz a corrente Id .
20
VDD
Mn1
Vin
Vout
IL
Mp2
RL
VSS
Figura 3.7: Configuração de um estágio de saı́da Classe B.
O transistor Mn1 da figura 3.7 ficará ativo e conduzirá apenas para o ciclo positivo da tensão
de entrada e o transistor Mp2 ficará ativo e conduzirá apenas para o ciclo negativo. A corrente
de polarização do circuito é zero, ou seja, quando a tensão de entrada Vin for zero, os dois
transistores estarão cortados e não conduziram nenhuma corrente. A tensão necessária para
ativar os transistores MOSFET’s Mn1 e Mp2 são VGSN (para o transistor NMOS) e VGSP (para
o transistor PMOS) (BAKER, 2010).
A eficiência do estágio de saı́da Classe B é maior se comparada ao estágio de saı́da Classe
A, porém, o efeito de distorção crossover que ele possui torna-o inviável para a maioria das
aplicações (JOHNS and MARTIN, 1997).
Estágio de saı́da classe AB
O estágio de saı́da Classe AB foi desenvolvido para tentar eliminar o efeito de distorção
crossover do Classe B. Como o próprio nome sugere, o Classe AB é um circuito hı́brido entre o
Classe A e Classe B, resultando numa corrente de polarização DC, chamada de corrente de dreno
quiescente IDQ , que é diferente de zero e menor do que a corrente de pico de um sinal aplicado
à entrada do circuito (LOZANO, 2002). A figura 3.8 apresenta a configuração de um estágio
de saı́da Classe AB com os transistores MOSFET’s em configuração dreno comum. (GRAY and
MEYER, 1993).
O estágio de saı́da Classe AB elimina praticamente todo efeito de distorção crossover mantendo ambos os transistores de saı́da ativos para uma tensão de saı́da Vout = 0V . As fontes de
alimentação apresentadas pela figura 3.8 funcionam como fontes de tensão ideais, mantendo ambos os transistores na eminência de condução (GREBENE, 2002). O funcionamento do circuito
pode ser descrito da seguinte maneira:
Quando a tensão de entrada Vin for igual a zero, os transistores Mn1 e Mp2 ficarão ativos e
a corrente que fluirá sobre eles é igual a corrente quiescente IDQ . Quando a tensão de entrada
Vin começar a subir, a tensão entre os terminais porta e fonte VGS1 do transistor Mn1 também
subirá, ao mesmo tempo que a tensão VGS2 começará a diminuir até o transistor Mp2 ser cortado.
O contrário também ocorre e quando Vin decresce o transistor Mp2 ficará ativo enquanto o
21
VDD
Mn1
Idn
Vin
Vout
Idp
IL
RL
Mp2
VSS
Figura 3.8: Configuração de um estágio de saı́da Classe AB.
transistor Mn1 será cortado (JOHNS and MARTIN, 1997).
Assim, devido a suas caracterı́sticas de consumir menos corrente em relação ao Classe A e
de praticamente eliminar o efeito de distorção crossover do Classe B, o estágio de saı́da Classe
AB é o mais utilizado no projeto de AmpOp’s.
Existem muitas maneiras de polarizar um estágio de saı́da Classe AB, como pode visto
em (ALLEN and R.HOLBERG, 1987; GRAY and MEYER, 1993; JOHNS and MARTIN, 1997;
LOZANO, 2002; AGOSTINO, 2006; HOGERVORST et al., 1994).
3.2
Projeto do AmpOp
Nesta seção, é apresentado o projeto do AmpOp CMOS utilizado pelo trabalho. O inı́cio do
projeto se deu pelo estudo da melhor topologia para o processo de fabricação CMOS 0,35µm
da foundry AMS.
Um AmpOp deve possuir uma entrada diferencial de tensão em alta impedância, um grande
ganho em malha aberta, uma alta rejeição à tensão em modo comum e um estágio de saı́da
que permita o AmpOp entregar o sinal de saı́da requerido pela carga. O ideal é que o AmpOp
consiga atingir uma tensão de saı́da de pico a pico próxima de sua tensão de alimentação VDD
e VSS, e, que seja polarizado com uma baixa corrente quiescente, fornecendo pelo menos alguns
mA de corrente para baixas cargas resistivas, da ordem de 50Ω (AGOSTINO, 2006).
A primeira arquitetura estudada foi a de amplificador operacional de transcondutância (OTA
- Operational Transconductance Amplifier ) utilizando um estágio de saı́da. Um OTA é um
amplificador com ganho direto muito alto, sendo que sua função de transferência em malha
fechada é praticamente independente de seu ganho DC.
Porém, quando uma carga é conectada à sua saı́da, ocorre um decaimento elevado de seu
ganho, tornando-o inoperante em muitas situações. Portanto, é importante o projeto de um
estágio de saı́da adequado que possibilite o amplificador operar com uma carga de saı́da, sem
que isso signifique uma perda de ganho DC para o circuito (GRAY and MEYER, 1982). Assim,
22
o projeto adotou um estágio de saı́da Classe AB.
A figura 3.9 apresenta o esquemático do OTA com o estágio de saı́da em configuração Classe
AB completo, incluindo a compensação interna de frequência dada pelo capacitor, Cc , em série
com o transistor PMOS, MPComp. A entrada inversora do AmpOp se dá pelo terminal de porta
do transistor PMOS Mp1, enquanto a entrada não inversora ocorre pelo terminal de porta do
transistor PMOS Mp2.
O circuito trabalha com uma tensão de alimentação simétrica (VDD e VSS) e os transistores
PMOS Mp5 e Mp7 possuem uma tensão de polarização em seus terminais de porta, denominada
de tensão Vbias . O sinal de saı́da do AmpOp ocorre entre os terminais de fonte dos transistores
complementares Mp8 e Mn9.
Figura 3.9: Esquemático do OTA com estágio de saı́da Classe AB completo.
A arquitetura do AmpOp apresentada pela figura 3.9 é bem conhecida e discutida pela
literatura de circuitos eletrônicos e de semicondutores, sendo este um circuito simples e funcional.
Como ponto negativo, a configuração Classe AB do estágio de saı́da implementada ao OTA
possui uma limitação na excursão do sinal de saı́da, e seus valores de saturação são dados pela
equação (3.22) (BAKER, 2010).
VDD − Vthn ≥ Vout ≥ VSS − Vthp
(3.22)
Um estudo mais detalhado sobre o OTA e o estágio de saı́da Classe AB é apresentado na
próxima seção do capı́tulo.
3.2.1
Estudo do OTA com estágio de saı́da Classe AB
O primeiro bloco do OTA deve fornecer uma entrada diferencial de tensão, por isso é conhecido como estágio de entrada diferencial, e, é apresentado de maneira simplificada pela
figura 3.10. Ele é composto pelos transistores MOSFET’s, MP1, MP2, MN3, MN4 e MP5. O
estágio de entrada diferencial também contribui para o ganho DC em malha aberta do circuito.
23
Podemos destacar três blocos principais desse estágio, que são: o par diferencial, formado pelos
transistores PMOS, MP1 e MP2, a fonte de corrente, formada pelo transistor PMOS, MP5, e a
carga ativa, formada pelos transistores NMOS, MN3 e MN4 (BAKER, 2010).
VDD
Mp5
Vbias
IRef
-
Mp1
Mp2
Mn3
Mn4
+
S1
VSS
Figura 3.10: Bloco de entrada diferencial do OTA.
O par diferencial é o elemento mais importante desse estágio, sendo ele o responsável pela
entrada diferencial de tensão em alta impedância. Além disso, ele também é o principal responsável pela tensão de offset aleatória em AmpOp’s. Esse offset aleatório é originado pelo
descasamento entre o par diferencial. É importante, durante o projeto teórico, considerar que
os transistores são idênticos e estão casados (ALLEN and R.HOLBERG, 1987). Uma forma prática de diminuir esse problema de tensão de offset aleatória, se dá durante o projeto de layout,
adotando técnicas como o par cruzado, ou, cross-quad como é mais conhecida, onde, o par de
transistores da entrada diferencial é dividido em quatro novos transistores (HASTINGS, 2001).
Outro problema que pode ocorrer é o offset sistemático, sendo que este pode ser anulado
por pequenas e simples relações entre os transistores, como demonstra a equação (3.23).
(W /L)6
(W /L)7
=2
(W /L)4
(W /L)5
(3.23)
A função da fonte de corrente é polarizar o par de transistores da entrada diferencial e a carga
ativa, fornecendo uma corrente de polarização, denominada de corrente de referência (IRef ). A
carga ativa fica responsável por converter a entrada diferencial de tensão em uma tensão de saı́da
referenciada ao menor potencial do circuito, a tensão VSS (ISMAIL et al., 2011). A saı́da do
estágio de entrada diferencial, indicada pelo conector S1 da figura 3.10, é conectada ao segundo
estágio do OTA.
O ganho DC do primeiro estágio pode ser calculado pela equação (3.24), no qual, gm2 é a
transcondutância do transistor Mp2, e r0 é a resistência de saı́da equivalente dos transistores
Mp2 e Mn4 (BAKER, 2010).
Av1 ≈ −gm2 (r02 //r04 )
(3.24)
24
O fator de modulação de canal λ pode ser calculado através dos modelos de simulação para
os transistores NMOS e PMOS, utilizando a equação (3.25), sendo os ı́ndices subscritos 1 e 2,
dois pontos quaisquer do gráfico de Id por VDS para um valor qualquer de VGS na região de
saturação do transistor (ALLEN and R.HOLBERG, 1987).
(Id2 .VDS1 ) − (Id1 .VDS2 )
1
=
(3.25)
λ
(Id2 − Id1 )
Para esse projeto, foram adotados os seguintes valores de comprimento de canal de condução
L: L = 2µm e L = 4µm. Os resultados dos modelos simulados estão apresentados pela
tabela 3.1.
Tabela 3.1: Valores dos fatores de modulação do canal
λ
λN (mV −1 )
λP (mV −1 )
L = 2µm
5,6
-21
L = 4µm
4,2
-12
O segundo bloco do OTA é responsável por expandir o ganho de tensão de saı́da do primeiro estágio, sendo conhecido como estágio de ganho de tensão, e, é apresentado de maneira
simplificada pela figura 3.11.
VDD
Vbias
Mp7
Estágio de
Saída
Classe AB
S1
Mn6
VSS
Figura 3.11: Bloco de ganho de tensão do OTA.
Esse estágio possui um amplificador de tensão, constituı́do por um único transistor NMOS,
que é o MN6, em configuração fonte comum. O transistor PMOS, MP7, desempenha uma função
parecida com a do transistor MP5, funcionando como uma fonte de corrente, que fornece uma
corrente de polarização para o segundo estágio (HATI and BHATTACHARYYA, 2011). A saı́da
de tensão do estágio de entrada diferencial é representada pelo conector S1, sendo conectada ao
terminal de porta do transistor Mn6.
O ganho do segundo estágio pode ser dado pela equação (3.26), onde, gm6 é a transcondutância do transistor Mn6 e ro representa a resistência de saı́da dos transistores Mn6 e
25
Mp7 (BAKER, 2010).
Av2 ≈ −gm6 (ro6 //ro7 )
(3.26)
Como o estágio de saı́da Classe AB adotado pelo projeto possui um ganho próximo de
1 (ALLEN and R.HOLBERG, 1987), o ganho DC em malha aberta do AmpOp é dado pelos
ganhos do OTA, de acordo com a equação (3.27), onde, Av1 corresponde ao ganho do bloco de
entrada diferencial e Av2 corresponde ao ganho do bloco de ganho de tensão (BAKER, 2010).
At = Av1 .Av2
(3.27)
O bloco de estágio de saı́da deve ser capaz de permitir ao AmpOp operar com uma carga
conectada à sua saı́da, sem que isso signifique uma perda de ganho DC para o seu circuito. A
configuração Classe AB utilizada para implementar o estágio de saı́da do OTA é apresentada
de maneira simplificada pela figura 3.12.
VDD
D-Mp7
VSS
Mn10
Mn9
VSS
VOUT
VDD
Mp11
Mp8
VDD
D-Mn6
VSS
Figura 3.12: Bloco de estágio de saı́da Classe AB.
Esse bloco é composto pelo par de transistores complementares, Mp8 e Mn9, e pelos transistores, Mn10 e Mp11, que formam uma espécie de fonte de tensão constante que mantém os
transistores Mp8 e Mn9 na eminência de condução. Quando nenhum sinal é aplicado à entrada
do AmpOp, a tensão de saı́da Vout é igual a 0V e os transistores Mp8 e Mn9 estão ativos e
polarizados por uma corrente de dreno quiescente (Idq ).
A equação (3.28) relaciona as tensões VGS dos transistores Mp8, Mn9, Mn10 e Mp11. Como
as tensões VGS10 e VSG11 não se alteram, temos que, quando a tensão de saı́da Vout 6= 0, devido à
aplicação de um sinal de entrada no AmpOp, as tensões VSG8 e VGS9 irão diminuir ou aumentar
seus valores, mantendo a igualdade da equação, fato este que caracteriza um estágio de saı́da
Classe AB (GRAY and MEYER, 1993; GRAY and MEYER, 1982).
VSG11 + VGS10 = VGS9 + VSG8
(3.28)
Para uma tensão de saı́da Vout > 0, o transistor Mn9 estará conduzindo, enquanto o transistor
Mp8 estará cortado. Neste caso, a tensão VGS9 aumenta e a tensão VSG8 vai diminuindo até ficar
26
menor do que Vth8 e o transistor Mp8 ser cortado. Analogamente, quando Vout < 0, o transistor
Mp8 ficará ativo, enquanto o transistor Mn9 será cortado. A tabela 3.2 apresenta os estados
dos transistores Mp8 e Mn9, de acordo com o valor da tensão de saı́da Vout .
Tabela 3.2: Estado dos transistores de saı́da em função da saı́da Vout
Vout
Vout = 0
Vout > 0
Vout < 0
MP8
Ativo
Cortado
Ativo
MN9
Ativo
Ativo
Cortado
O maior problema da configuração Classe AB utilizada pelo OTA se dá pelo efeito de corpo
dos transistores Mp8 e Mn9. Os terminais de corpo de Mp8 e Mn9, não estão ligados aos
seus respectivos terminais de fonte, e, devem ser conectados juntos à tensão de alimentação do
AmpOp (VDD para o terminal de corpo do transistor PMOS Mn8 e VSS para o terminal de
corpo do transistor NMOS Mn9), fato este que gera o efeito de corpo.
Assim, a máxima tensão de saı́da do estágio Classe AB pode ser estipulada pela equação
(3.29). Nesse caso, VGS9+ é a maior tensão de porta-fonte do transistor Mn9 para o limite
máximo de tensão de saı́da do AmpOp. Para que o transistor Mp7 funcione como uma fonte de
corrente, sua tensão mı́nima VSD7 deve ser |Vov7 | = |VGS7 − Vth7 |.
Vo+ = VDD − |Vov7 | − VGS9+
(3.29)
Analogamente, pode-se definir a mı́nima tensão de saı́da de acordo com a equação (3.30),
onde, |Vov6 | = |VGS6 − Vth6 | e VGS8− é a tensão de porta-fonte do transistor Mp8 para o limite
mı́nimo de tensão de saı́da do AmpOp
Vo− = VSS − |Vov6 | − VGS8−
(3.30)
A tensão fonte-corpo VSB gerada pelo efeito de corpo nos transistores do estágio de saı́da
afeta diretamente o comportamento do circuito, alterando o valor da tensão de threshold Vth .
Assim, o novo valor da tensão Vth deve ser calculado de acordo com a equação (3.31).
hp
i
p
Vth = Vt0 + γN
2φf N + VSB − 2φf N
(3.31)
Para verificar se o circuito OTA com estágio de saı́da Classe AB é viável para a operação do
trabalho, deve-se analisar o quanto o efeito de corpo degrada o sinal de saı́da do circuito. Assim,
utilizando os parâmetros do modelo dos transistores MOSFET’s fornecidos pela foundry AMS,
foi realizado uma simulação dos novos valores de tensão Vth em função da tensão de fonte-corpo
VSB para o transistor de saı́da NMOS Mn9.
Primeiro, a simulação utilizou uma alimentação para o AmpOp de VDD=3.3V e VSS=0V(GND),
sendo necessário o circuito operar com uma tensão de offset de 1,65V (metade do valor de VDD)
nos terminais de porta do par de transistores de entrada diferencial (Mp1 e Mp2) e uma tensão
de saı́da padrão de 1,65V, quando nenhum sinal de entrada é aplicado ao AmpOp. O gráfico de
Vth XVSB para essas condições é apresentado pela figura 3.13.
27
(0.95V,2.00V )
(0.88V,1.65V )
.
Figura 3.13: Tensão de threshold do transistor Mn9 em função da tensão VSB9 .
O terminal de corpo do transistor Mn9 está conectado à VSS (0V), enquanto a tensão de
saı́da Vout do AmpOp é dada pelo seu terminal de fonte, logo, a tensão VSB será igual à tensão
de saı́da Vout . No gráfico da figura 3.13 pode-se observar que uma tensão VSB9 = 1, 65V resulta
numa tensão de Vth9 = 0, 88V .
O transistor Mn9 conduz apenas o ciclo positivo do sinal de saı́da, portanto, ele começa à
conduzir a partir de VSB9 = 1, 65V . O pico de tensão máxima que o circuito pode alcançar
é dado pela equação (3.29). Considerando uma tensão porta-fonte para o transistor Mp7 de
VGS7 = −1V , temos que |Vov7 = −0, 35V |. O valor de tensão porta-fonte de Mn9 para a máxima
tensão de saı́da do AmpOp pode ser encontrado a partir da equação (3.29) e é dado pela equação
(3.32).
VGS9+ = VDD − |Vov7 | − Vo+
(3.32)
Pelo gráfico da figura 3.13 pode-se observar que no ponto VSB9 = 2, 00V a tensão threshold
é Vth9 = 0, 95V . Para a saı́da máxima de 2,00V, o valor de VGS9+ é dado pela equação (3.33).
VGS9+ = 3, 30V − 0, 35V − 2, 00V = 0, 95V
(3.33)
A equação (3.33) retorna um valor de VGS9+ = 0, 95V , mesmo valor de Vth9 . Assim, a
máxima saı́da de tensão do AmpOp é Vo+ = 2, 00V . Como a saı́da padrão do circuito é 1,65V,
o AmpOp consegue excursionar uma tensão de saı́da de apenas 350mV, sendo essa faixa de
operação muito pequena.
Se o AmpOp possuir uma alimentação simétrica de +/-3,3V, o resultado seria ainda pior. A
foundry AMS especifica que a diferença de potencial máxima entre os terminais dos transistores
MOSFET’s para o processo de fabricação CMOS 0, 35µm é de 3,6V (AustriaMicroSystems,
2005b). Uma alimentação simétrica de +/-3,3V geraria uma diferença de potencial entre drenocorpo de 6,6V, fato este que impossibilita o AmpOp de operar com essa alimentação.
Mesmo utilizando uma alimentação simétrica menor, de +/-1,65V (metade do caso anterior),
o AmpOp continuaria excursionando um sinal de tensão de saı́da de apenas 350mV. Portanto,
28
pode-se concluir que a configuração de estágio de saı́da Classe AB utilizada pelo OTA não pode
ser utilizada para o trabalho e um novo estágio de saı́da deve ser definido.
3.2.2
Definição da topologia do AmpOp
Como foi visto na seção anterior, o estágio de saı́da Classe AB utilizado pelo OTA possui
uma excursão do sinal de saı́da muito degradada pelo efeito de corpo, o que inviabiliza o seu
uso para o trabalho. Assim, uma nova topologia deve ser adotada.
Um forma simples de implementar o estágio de saı́da para o OTA, como alternativa ao Classe
AB, é o uso dos transistores de saı́da Mp8 e Mn9 em configuração fonte-comum, formando
um estágio de saı́da Classe A. Esse circuito alternativo pode ser visto pela figura 3.14. Essa
configuração elimina o efeito de corpo nos transistores além de apresentar uma excursão de saı́da
mais próxima da alimentação do AmpOp (LACERDA, 2001).
VDD
Vout
S2
VSS
Figura 3.14: Estágio de saı́da Classe A.
O sinal de entrada do estágio de saı́da Classe A vem do segundo estágio do OTA (entre os
terminais de dreno dos transistores Mp7 e Mn6), representado na figura 3.14 pelo conector S2 .
Diferentemente do estágio Classe AB apresentado anteriormente, nessa configuração Classe
A o transistor PMOS, Mp8, é responsável por excursionar o ciclo positivo da tensão de saı́da do
AmpOp, enquanto o transistor NMOS, Mn9, fica responsável pela excursão do ciclo negativo.
Ambos os transistores são alimentados por uma corrente quiescente, que os mantém sempre na
eminência de condução.
Como pontos negativos, pode-se dizer que a configuração do estágio de saı́da Classe A,
apresentada pela figura 3.14, possui uma impedância de saı́da e um consumo de corrente maior do
que o estágio de saı́da Classe AB (BAKER, 2010). Como o objetivo do trabalho é implementar
um ASIC CMOS através de um arranjo ótimo de AmpOp’s, o consumo superior do estágio de
saı́da Classe A pode se tornar um problema.
Assim, o trabalho optou por utilizar um estágio de saı́da Classe AB que elimine o efeito
de corpo existente na configuração apresentada pela figura 3.12 e que possua uma excursão
29
do sinal de tensão de saı́da rail-to-rail. O termo rail-to-rail refere-se a estágios de entrada ou
saı́da de AmpOp’s que apresentam uma excursão de sinal muito próxima de sua alimentação
(VDD/VSS). A figura 3.15 apresenta um estágio de saı́da Classe AB rail-to-rail (ALLEN and
R.HOLBERG, 1987).
VDD
Vin1
Mp
Vref 1
Vout
Vref 2
Vin2
Mn
VSS
Figura 3.15: Estágio de saı́da Classe AB rail-to-rail.
O princı́pio de funcionamento dessa configuração de estágio de saı́da Classe AB é o mesmo
apresentado anteriormente, sendo que ambos os transistores são polarizados com uma baixa
corrente quiescente, mantendo ambos os transistores na eminência de condução. A excursão
do ciclo positivo do sinal de saı́da é realizada pelo transistor PMOS Mp, enquanto a excursão
negativa é realizada pelo transistor NMOS Mn. As fontes de tensão V ref1 e V ref2 funcionam
como fontes de tensões ideais e polarizam os transistores de saı́da.
Existem diversas formas de implementar as fontes de tensão V ref para o estágio de saı́da
Classe AB, conforme pode-se observar em (BREHMER and WIESER, 1983; HUIJSINNG and
LINEBARGER., 1985; de LANGEN and HUIJSING, 1998). Uma maneira simples de realizar
essa polarização pode ser vista na figura 3.16 (AGOSTINO, 2006; WU et al., 1994).
A saı́da do circuito Classe AB é realizada pelos transistores complementares MPS1 e MNS2
em configuração fonte-comum. Os transistores MPS7 e MNS8 fazem o papel da fonte de alimentação V ref , polarizando os transistores de saı́da e também funcionam como um deslocador
de nı́vel DC, que acopla os sinais de entrada do circuito Classe AB aos terminais de porta de
transistores de MPS1 e MNS2 (MOLDOVAN and LI., 1997; BABANEZHAD and GREGORIAN, 1987).
Os transistores MPS3 e MPS5 formam um laço translinear com os transistores MPS1 e
MPS7, controlando diretamente a corrente quiescente de polarização do estágio de saı́da. De
forma análoga, os transistores MNS4 e MNS6 formam outro laço translinear com os transistores
MNS2 e MNS8. Os transistores MPS9 e MNS10 formam duas fontes de corrente que polarizam
os transistores MPS3-MPS5 e MNS4-MNS6, respectivamente (NETO, 2006; STEYAERT and
SANSENT, 1987).
30
VDD
MPS3
VbS3
MPS9
MPS1
MPCN CcN
Vin1
MPS5
VbS1
VbS2
MNS
MNS8
Vout
MPS7
Vin2
MPCP CcP
MNS
MNS6
MNS2
VbS4
MNS10
MNS
MNS4
VSS
Figura 3.16: Circuito de polarização do Classe AB rail-to-rail.
Para manter a estabilidade do circuito quando a malha de realimentação se fecha, deve existir
uma compensação de frequência interna. A compensação de frequência presente no estágio de
saı́da Classe AB é formada pelos transistores MPCN e MPCP e pelos capacitores CcN e CcP,
que estão conectados entre os terminais de sinais de entrada do Classe AB, vindos do primeiro
estágio do AmpOp, e a saı́da do circuito. Os transistores MPCN e MPCP estão polarizados na
região linear e substituem resistores, pois esses ocupam muita área em um CI. Esta técnica de
inserção de um capacitor em série com um resistor entre os dois primeiros estágios do AmpOp
é conhecida como compensação de frequência Miller (MACNEE, 1985).
Os laços translineares formados pelos transistores PMOS e NMOS no estágio de saı́da Classe
AB podem ser expressos pelas equações (3.34) e (3.35).
VGS,S2 + VGS,S8 = VGS,S4 + VGS,S6
(3.34)
VGS,S1 + VGS,S7 = VGS,S5 + VGS,S7
(3.35)
Como os transistores NMOS MNS6 e MNS8 apresentam efeito de corpo, o mesmo pode ser
cancelado usando a tensões VGS,S6 = VGS,S8 . Isso faz com que VGS,S2 também seja igual à VGS,S4 ,
e a corrente quiescente do estágio de saı́da é definida de acordo com a equação (3.36).
Idq =
(W /L)2
.IdS,9
(W /L)4
(3.36)
O ganho do estágio de saı́da Classe AB pode ser definido pela equação (3.37), com a corrente
31
Id,S1 = Id,S2 = Idq .
AV AB = 1
λP
gmS1 + gmS2
Id,S2
+ 1 +V
Id,S1
+VDS,S1
λN
DS,S2
(3.37)
+ GL
No qual, GL = 1/RL e RL representa a carga resistiva conectada à saı́da do AmpOp.
Como pode ser obervado pela figura 3.16, o estágio de saı́da Classe AB possui dois sinais
de entrada, representados pelos conectores Vin1 e Vin2 . A entrada Vin1 é conectada ao terminal
de porta do transistor PMOS, MPS1, enquanto a entrada Vin2 é conectada ao terminal de
porta do transistor NMOS, MNS2. O estágio de entrada do AmpOp deve fornecer os sinais
correspondentes à Vin1 e Vin2 . Assim, o OTA não pode ser utilizado para a nova configuração
de estágio de saı́da Classe AB e uma nova topologia de estágio de entrada deve ser adotada.
A maioria das topologias de estágios de entrada para AmpOp’s utilizam dois pares diferenciais conectados em paralelo, sendo, um par diferencial formado por transistores PMOS e outro
formado por transistores NMOS. Quando nenhum sinal é aplicado à entrada do circuito, ambos
os pares se encontram ativos. Quando um sinal é aplicado, um dos pares é cortado enquanto
o outro se encontra conduzindo. Quando ocorre a inversão do ciclo, o par cortado passa a
conduzir, enquanto o outro é cortado. A figura 3.17 apresenta o esquemático de um estágio de
entrada rail-to-rail com dois pares diferenciais conectados em paralelo (LACERDA, 2001; HOGERVORST et al., 1994; MOLDOVAN and LI., 1997).
VDD
VbE1
MPE1
MPE9
MPE7
MPE11
Vp+
MPE3
VbE3
MPE13
Vn-
MPE5
MNE6
MNE4
VbE5
VbE6
MPE15
2
MNE16
VbE4
VbE2
MNE2
MNE12
MNE14
MNE8
MNE10
VSS
Figura 3.17: Estágio de entrada rail-to-rail com dois pares diferenciais.
O esquemático apresentado pela figura 3.17 mostra uma configuração de estágio de entrada
32
para o AmpOp formado por dois circuitos folded-cascode complementares entre si. O primeiro
circuito é composto pelos transistores PMOS, MPE1, MPE3 e MPE5, e, pelos transistores
NMOS, MNE8, MNE10, MNE12 e MNE14. O segundo circuito é composto pelos transistores NMOS, MNE2, MNE4, MNE6, e, pelos transistores PMOS, MPE7, MPE9, MPE11 e
MPE13 (WU et al., 1994; FERRI and SANSEN, 1997).
O funcionamento dos dois circuitos é praticamente idêntico ao circuito OTA. A entrada diferencial do AmpOp é composta pelo par de transistores PMOS, MPE3 e MPE5, conectados
em paralelo ao par diferencial NMOS, MNE4 e MNE6. Os transistores MPE1 e MPE2 funcionam como fontes de corrente, responsáveis por polarizar os pares diferenciais PMOS e NMOS
respectivamente (RIBNER and COPELAND., 1984).
Os transistores PMOS, MPE7 e MPE9, e, os transistores NMOS, MNE8 e MNE10, formam
a carga ativa, responsável em converter a entrada diferencial de tensão em uma tensão de
saı́da referenciada ao menor potencial do circuito. Os transistores MPE11, MPE13, MNE12 e
MNE14 são somadores que ajudam a amplificar o ganho de tensão alcançado pelos pares de
entrada diferenciais. Os transistores MPE15 e MNE16 formam uma fonte de corrente flutuante
que polariza o circuito somador formado pelos transistores ME11-14 (BABANEZHAD, 1988;
PARDOEN and DEGRAUWE, 1987).
Cada um dos pares diferenciais conduz o sinal de entrada por um caminho diferente, e
cada um gera um ganho de tensão independente. Os sinais de saı́da do estágio de entrada,
representados pelos conectores Vin1 e Vin2 são aclopados ao estágio de saı́da por meio do circuito
deslocardo de nı́vel DC, presente no estágio de saı́da Classe AB.
O par diferencial NMOS é responsável pela excursão do ciclo positivo de sinal de entrada,
enquanto o par diferencial PMOS fica responsável pela excursão do ciclo negativo. O ganho do
par diferencial PMOS e do par diferencial NMOS podem ser encontrados pelas equações (3.38)
e (3.39), respectivamente.
AV P ≈ −
gmE5
(gm14 + gmb14 + gd14 )
.
(gd5 + gdE10)
gd14
(3.38)
gmE6
(gm13 + gd13)
.
(gdE6 + gdE9)
gd13
(3.39)
AV N ≈ −
A figura 3.18 apresenta a topologia completa do circuito AmpOp adotado pelo trabalho. Ela
é composta pelo estágio de entrada rail-to-rail com dois circuitos folded-cascode e pelo estágio
de saı́da rail-to-rail polarizado em Classe AB. Para facilitar a visualização do esquemático o
circuito de polarização, formado basicamente por divisores MOS, que fornece as tensões Vbias,
VbE1-VbE6, foi omitido.
3.2.3
Especificações para o Projeto do AmpOp
A tabela 3.3 contém as principais especificações que serão adotadas para o projeto, como
a tensão de alimentação simétrica VDD e VSS (± 1,65V), a carga padrão, formada por uma
carga resistiva de 10kΩ e uma carga capacitiva de 10pF, que será utilizada na saı́da do AmpOp
para as etapas de simulações, o ganho DC em malha aberta, que deve ser ≥ 80dB, a margem
de fase do circuito, que deve ser ≥ 40◦ , para garantir uma boa estabilidade quando a malha
33
VDD
MPS3
MPE1
VbE1
MPE7
VbE1
MPS9
MPS1
MPE9
MPS5
VbE3
Vp+
MPE3
Vn-
MPE5
MPE11
MNE4
MNE6
MPCN
MPE13
VbE6
Vout
VbE5
VbE5
MPE15
MPS8
MNE16
MPS7
MPCP
VbE4
VbE2
MNE2
CcN
MNE12
CcP
MNE14
MNS6
MNS2
MNE8
VbE2
MNE10
MNS4
MNS10
VSS
Figura 3.18: Esquemático do AmpOp rail-to-rail completo.
de alimentação for fechada e a corrente máxima de saı́da, considerando uma carga resistiva de
500Ω para uma saı́da de tensão máxima Vout+ .
Tabela 3.3: Especificações para o projeto
Parâmetros
VDD
VSS
Carga Padrão
Ganho DC em malha aberta
Margem de Fase
GBW
CMRR
Corrente Máxima de Saı́da
Valor
+1,65V
-1,65V
10kΩ//10pF
≥ 80dB (10.000 V/V)
≥ 50◦
≥ 4 MHz
≥ 80dB (10.000 V/V)
3, 3mA(RL = 500Ω)
A tecnologia de fabricação utilizada foi a CMOS 0, 35µm e o valores dos parâmetros fornecidos pela foundry AMS se encontram resumidos pela tabela 3.4 para os transitores NMOS e
pela tabela 3.5 para transistores PMOS (AustriaMicroSystems, 2005b).
As tabelas 3.4 e 3.5 fornecem os valores tı́picos de operação dos transistores MOSFET’s e
seus limites de operação, podendo variar de valores mı́nimos (apresentados pela coluna Mı́nimo)
até os valores máximos (apresentados pela coluna Máximo). Todas as simulações computacionais
foram realizadas através do software Agilent ADS.
34
Tabela 3.4: Parâmetros dos Transistores NMOS
Parâmetros
Parâmetro de transcondutância
Tensão de threshold
Fator de efeito de corpo
Mobilidade Efetiva
Capacitância do Óxido
Potencial de fermi
Sı́mbolos
Kn
VT on
γN
µon
Cox
2φf N
Mı́nimo
150
0,4
0,48
4,26
-
Tı́pico
170
0,5
0,58
370
4,54
0,85
Máximo
190
0,6
0,68
4,86
-
Unidade
µA/V 2
V
V 1/2
cm2 /V.s
f F/µm2
V
Tabela 3.5: Parâmetros dos Transistores PMOS
Parâmetros
Parâmetro de transcondutância
Tensão de threshold
Fator de efeito de corpo
Mobilidade Efetiva
Capacitância do Óxido
Potencial de fermi
3.2.4
Sı́mbolos
Kp
VT op
γP
µop
Cox
2φf P
Mı́nimo
48
-0,55
-0,32
4,26
-
Tı́pico
58
-0,65
-0,40
126
4,54
0,81
Máximo
68
-0,75
-0,48
4,86
-
Unidade
µA/V 2
V
V 1/2
cm2 /V.s
f F/µm2
V
Dimensionamento e Otimização do Circuito
O inı́cio do projeto se dá pelos transistores complementares do estágio de saı́da Classe AB.
Considerando o momento de pico máximo de tensão de saı́da, o transistor PMOS, MPS1, estará
conduzindo e operando na região linear, enquanto o transistor MNS2 estará cortado. Portando,
o transistor MPS1 deve ser polarizado de acordo com a equação (3.40).
1
Imax = (W /L)S1 (2 (VGS max − Vthp ) − VDS min) VDS min
(3.40)
2
A corrente máxima de saı́da é definida pela razão entre o pico máximo da tensão de saı́da,
Vout+ , e uma carga resistiva no valor de 500Ω. Adimitindo um Vout+ = V DD, temos uma
corrente máxima de Imax = 3, 3mA.
Na realidade, o transistor nunca consegue atingir 100% de sua alimentação, sendo que, o
AmpOp entra em saturação um pouco antes. Adotando um valor de VDSmin = −0, 1V e um
VGSmax = V SS − V DD = −3, 3V , pode-se encontrar a relação (W/L) do transistor MPS1 a
partir da equação (3.40).
(W /L)S1 = 220
(3.41)
Analogamente, pode-se encontrar a relação (W/L) para o transistor NMOS, MNS2, a partir
da equação (3.40), adotando um valor de VDSmin = +0, 1V e VGSmax = V DD − V SS = +3, 3V .
(W /L)S2 = 77, 75
(3.42)
35
Antes de iniciar o projeto do estágio de entrada, foram adotadas as seguintes condições: 1)
As fontes de corrente formadas pelos transistores MPE1 e MNE2 e as cargas ativas formadas
pelos pares de transistores MPE7-MNE10, devem ser polarizados com baixo valor de tensão VGS
e VDS , para garantir uma maior excursão do ciclo positivo e negativo para os pares de entrada
diferencial PMOS e NMOS; 2) Todos os pares de transistores que formam o par diferencial de
entrada, a carga ativa e os somadores dos dois circuitos folded-cascode, devem estar casados e
possuir o mesmo valor de transcondutância; 3) Os circuitos complementares de par diferencial,
carga ativa, somadores, e da fonte de corrente flutuante, devem possuir o mesmo valor de
transcondutância.
Assim, o projeto do estágio de entrada tem inı́cio pela definição da tensão de VGS,E2 da fonte
de corrente formada pelo transistor NMOS, MNE2. Foi adotado um valor de VGS,E2 = 1V . Para
esse valor de VGS,E2, a tensão dreno-fonte de saturação é VDS,SAT E2 = 0, 5V . Adotando uma
margem de segurança de 0,1V, temos que VDS,E2 = 0, 6V . Para gerar a tensão VGS,E2 = 1V , é
necessário utilizar uma tensão de polarização na porta do transistor MNE2 de Vb,E2 = −0, 65V .
Para a carga ativa formada pelo par de transistores NMOS, MNE8 e MNE10, foram adotados
os mesmos valores de VGS e VDS do transistor MNE2.
VGS,E8 = VGS,E10 = 1V
(3.43)
VDS,E8 = VDS,E10 = 0, 6V
(3.44)
Para polarizar a carga ativa formada pelo par de transistores PMOS, MPE7 e MPE9, é
necessário encontrar um valor de tensão VGS que estabeleça o mesmo valor de transcondutância
da carga ativa formada pelos transistores MNE8 e MNE10, de acordo com a relação (3.45).
gmE7 = gmE9 = gmE8 = gmE10
(3.45)
Considerando que as duas cargas ativas possuem a mesma corrente de polarização, podese definir o valor de VGS necessário para manter o mesmo valor de transcontudência entre os
transistores, de acordo com a equação (3.46).
− (VGS,E9 − Vthp ) = VGS,E10 − Vthn ⇒ VGS,E9 = −1, 15V
(3.46)
Esse valor de VGS,E9 = −1, 15, gera um valor de tensão dreno-fonte de saturação de VDS,SAT E9 =
0, 5V . Adotando uma margem de segurança de 0,1V, temos VDS,E9 = 0, 6V .
A fonte de corrente formada pelo transistor MPE1, que alimenta o par diferencial PMOS,
foi polarizada com uma tensão de porta-fonte de VGS,E1 = −1V . Para esse valor de VGS,E1, foi
utilizado uma tensão de polarização na porta de MPE1 de Vb,E1 = 0, 65V . A tensão dreno-fonte
de MPE1 depende do valor de tensão de fonte do par diferencial PMOS. Como as transcondutâncias dos pares de entrada diferencial devem ter os mesmos valores, a relação (3.47) deve ser
adotada.
gmE3 = gmE5 = gmE4 = gmE6
(3.47)
36
A tensão de fonte do par diferencial NMOS já foi estabelecida anteriormente durante a
polarização de MNE2. Como as entradas do AmpOp, por meio dos terminais de porta dos
transistores MPE1-MNE6, não possuem nenhuma tensão de offset, a tensão porta-fonte do par
diferencial NMOS é VGS,E4 = VGS,E6 = 1, 05V . Assim, é preciso achar o valor de VGS para o
par diferencial PMOS que mantenha a mesma transcondutância. A equação (3.48) apresenta o
valor de tensão porta-fonte necessário para o par PMOS.
− (VGS,E5 − Vthp ) = VGS,S6 − Vth,E6
(3.48)
Como o par NMOS sofre o efeito de corpo, é necessário calcular seu valor de tensão de
threshold. O terminal de corpo do par NMOS está conectado à VSS e seus terminais de fonte
apresentam o valor de -1,05V, portanto, o valor de tensão fonte-corpo é VSB,S4 = VSB,S6 = 0, 6V .
A tensão Vth6 é definida de acordo com a equação (3.6), e seu valor calculado é apresentado pela
equação (3.49).
Vth,E6 = 0, 5 + 0, 58
p
p
0, 85 + 0, 6 − 0, 85 ⇒ Vth6 = 0, 66V
(3.49)
Assim, a partir da equação (3.48) e utilizando o valor de tensão de threshold da equação
(3.49), encontra-se o valor da tensão porta-fonte do par PMOS de VGS,E5 = 1, 04V .
As tensões de polarização da fonte de corrente MPE1 e dos pares de entrada diferencial
PMOS e NMOS são apresentados a seguir:
VGS,E1 = 0, 65V − 1, 65V = −1V
(3.50)
VDS,E1 = 1, 04V − 1, 65V = −0, 61V
(3.51)
VGS,E3 = VGS,E5 = 0V − 1, 04V = −1, 04V
(3.52)
VDS,E3 = VDS,E5 = −1, 05V − 1, 04V = −2, 09V
(3.53)
VGS,E4 = VGS,E6 = 0V − (−1, 05V ) = 1, 05V
(3.54)
VDS,E4 = VDS,E6 = 1, 05V − (−1, 05V ) = 2, 10V
(3.55)
O par de transistores NMOS, MNE12 e MNE14, que formam um dos somadores do estágio
de entrada, sofrem de efeito de corpo. Seus terminais de corpo estão conectado à VSS e a
tensão dos terminais de fonte já foram definidos durante a polarização de MNE8 e MNE10, com
o valor de -1,05V. Com a tensão de fonte-corpo VSB,E12 = VSB,E14 = 0, 6V , o valor da tensão de
threshold é calculado pela equação (3.56).
Vth,E12 = Vth,E14 = 0, 5 + 0, 58
p
0, 85 + 0, 6 −
p
0, 85 ⇒ Vth,E6 = 0, 66V
(3.56)
37
Com base no valor de Vth,E14 , o projeto adota um valor de VGS,E14 = 0, 9V . Para esse valor
de VGS,E14 é utilizado uma tensão de polarização nas portas dos transistores MNE12 e MNE14
de Vb,E4 = −0, 15V . O valor de VDS,E12 já foi definido pela polarização do terminal de porta
de MNE8 e MNE10 e apresenta um valor de VDS,E12 = 0, 4V . Para manter os transistores
MNE12 e MNE14 com a mesma polarização, adota-se o mesmo valor de tensão dreno-fonte
de MNE12 para o MNE14, resultando em VDS,E14 = 0, 4V . A tensão do terminal dreno do
transistor MNE14, resulta no sinal de entrada Vin2 para o estágio de saı́da Classe AB, sendo
Vin2 = −0, 65V .
Para manter a mesma transcondutância do par de transistores NMOS, MNE12 e MNE14, os
transistores PMOS, MPE11 e MPE13, devem ser polarizados com uma tensão VGS que satisfaça
a relação (3.57). Pode-se obsevar que o efeito de corpo do par MNE12 e MNE14 influenciam na
relação de transcondutância apresentada pela equação(3.57).
gmE11 = gmE13 = gmE12 + gmbE12 = gmE14 + gmbE14
(3.57)
Considerando que os transistores MPE11-MNE14 possuem a mesma corrente de polarização,
a tensão porta-fonte para o par de transistores MPE11 e MPE13 é encontrada pela equação
(3.58).
− (VGS,E13 − Vthp ) =
(VGS,E14 − Vth,E14 )
⇒ VGS,E13 = −0, 84V
γ
N
1+ √
2
(3.58)
2φf n +VSB,E14
Para esse valor de VGS,E13 é utilizado uma tensão de polarização nas portas dos transistores
MPE11 e MPE13 de Vb,E3 = 0, 21V .
A tensão dreno-fonte do transistor MPE11 já foi definida pela polarização do terminal de
porta dos transistores MPE7 e MPE9, e apresenta o valor de VDS,E11 = −0, 55V . Para manter a
mesma polarização, foi adotado o mesmo valor de tensão dreno-fonte para o transistor MPE13,
resultando em VDS,E13 = −0, 55V . A tensão do terminal dreno do transistor MPE13, resulta no
sinal de entrada Vin1 para o estágio de saı́da Classe AB, sendo Vin1 = 0, 5V .
A tensão dreno-fonte dos transistores MPE15 e MNE16 que formam a fonte de corrente
fluturante, já foram definidas pelas polarizações dos terminais de porta dos transistores MPE11MNE14, e apresentam os valores de VDS,E15 = −1, 15V e VDS,E16 = 1, 15V , restanto apenas
definir suas tensões de polarização para seus respectivos terminais de porta.
Como o transistor MNE16 sofre o efeito de corpo, sua tensão de threshold deve ser calculada.
O transistor apresenta uma tensão de fonte-corpo de VSB,E16 = 1V e sua tensão Vth,E16 é dada
pela equação (3.59).
Vth,E16 = 0, 5 + 0, 58
p
0, 85 + 1, 0 −
p
0, 85 ⇒ Vth,E16 = 0, 75V
(3.59)
Para o valor de Vth,E16 encontrado pela equação (3.59), o trabalho adotou uma tensão de
porta-fonte para o transistor MNE16 de VGS,E16 = 1V , sendo necessário uma tensão de polarização em seu terminal de porta de Vb,E6 = 0, 35V .
A tensão de porta-fonte do transistor MPE15 deve ser definida de maneira que possua
a mesma transcondutância de MNE16, de acordo com a relação (3.60). O efeito de corpo do
38
transistor NMOS, MNE16, apresenta uma influência na relação de transcondutância da equação
(3.60) e deve ser considerada.
gmE15 = gmE16 + gmbE16
(3.60)
Considerando que ambos os transistores possuem a mesma corrente de polarização, o valor
de tensão porta-fonte de MPE15 que satisfaz a relação (3.60) é dado pela equação (3.61).
− (VGS,E15 − Vthp ) =
(VGS,E16 − Vth,E16 )
⇒ VGS,E13 = −0, 85V
γ
N
1+ √
2
(3.61)
2φf n +VSB,E16
Para esse valor de VGS,E15 encontrado por (3.61), é necessário uma tensão de polarização na
porta de MPE15 de Vb,E6 = −0, 35V .
O par de transistores complementares que formam o deslocador de nı́vel DC são polarizados
com os mesmos valores de tensões da fonte de corrente flutuante, e seus valores são apresentados.
VGS,S7 = −0, 85V
(3.62)
VDS,S7 = −1, 15V
(3.63)
VGS,S8 = 1V
(3.64)
VDS,S8 = 1, 15V
(3.65)
Quando nenhum sinal é aplicado à entrada do AmpOp, pode-se definir os valores da tensão
quiescente de porta-fonte e dreno-fonte para os transistores de saı́da no estágio Classe AB, sendo
esses valores apresentados a seguir.
VGS,S1 = 0, 5V − 1, 65V = −1, 15V
(3.66)
VDS,S1 = 0V − 1, 65V = −1, 65V
(3.67)
VGS,S2 = −0, 65V − (−1, 65V ) = 1V
(3.68)
VDS,S2 = 0V − (−1, 65V ) = 1, 65V
(3.69)
O transistor MNS6 deve ter a mesma tensão de porta-fonte do transistor MNS8 do deslocador
de nı́vel DC, para eliminar o efeito de corpo. De acordo com a equação (3.34), para VGS,S6 =
VGS,S8, temos que VGS,S4 = VGS,S2 e as tensões de polarização de MNS4, MNS6 e MPS9 são
apresentadas a seguir.
VGS,S4 = VDS,S4 = 1V
(3.70)
39
VGS,S6 = VDS,S6 = 1V
(3.71)
VGS,S9 = 0, 65V − 1, 65V = −1V
(3.72)
VDS,S9 = 0, 35V − 1, 65V = −1, 3V
(3.73)
VGS,S3 = VDS,S3 = −1, 15V
(3.74)
VGS,S5 = VDS,S5 = −0, 85V
(3.75)
VGS,S10 = −0, 65V − (−1, 65V ) = 1V
(3.76)
VDS,S10 = −0, 35V − (−1, 65V ) = 1, 3V
(3.77)
Adotando o mesmo valor de tensão porta-fonte do transistor MPS7 para o transistor MPS5,
temos pela equação (3.35), que VGS,S3 = VGS,S1, e os valores de tensão de polarização de MPS3,
MPS5 e MNS10, são apresentados a seguir.
O projeto adotou uma corrente de polarização para os pares diferenciais NMOS e PMOS de
20µA e uma corrente quiescente de 60µA para os transistores de saı́da MPS1 e MNS2. Para as
cargas ativas, também foi adotado um valor de 20µA. Os transistores que formam os somadores
foram polarizados com uma corrente de 10µA. Os transistores da fonte de corrente flutuante,
do deslocador de nı́vel DC e os transistores MPS3-MNS6 do estágio de saı́da Classe AB, foram
polarizados com uma corrente de 5µA. As fontes de corrente do estágio de saı́da Classe AB
MPS9 e MNS10 foram polarizadas com uma corrente de 20µA.
Cada um dos circuitos folded-cascode apresenta dois pólos principais que podem afetar seu
ganho em malha aberta (NETO, 2006). Por isso, a compensação de frequência é realizada por
duas malhas, sendo, uma composta pelo transistor MPCN em série com o Capacitor CcN, e a
segunda composta pelo transistor PMOS MPCP em série com o capacitor CcP. A compensação
de frequência do circuito é realizada através da compensação Miller com resistor.
Como resistores ocupam muita área em um circuito integrado, pode-se substituı́-lo por um
transistor operando na região linear (BLACK.Jr. et al., 1980). Assim, o projeto passa a utilizar
dois transistores PMOS (MPCN e MPCP), atuando na região linear, substituindo o resistor
para o projeto de compensação de frequência do AmpOp.
Na análise para pequenos sinais, o deslocador de nı́vel DC pode ser substituido por um
curto, e para essa condição, as duas malhas de compensação de frequência operam como se
estivessem conectadas em paralelo (TSIVIDIS and GRAY, 1976). Considerando que os resistores
e capacitores possuem os mesmos valores, as duas malhas equivalem a uma única malha de
compensação, dada pelo capacitor Cc e pela resistência Rc, e as seguintes relações pode ser
expressas:
Rc =
Rp
Rn
=
2
2
(3.78)
40
Cc = 2CcP = 2CcN
(3.79)
No qual, Rp e Rn representam o valor de resistência dos transistores MPCP e MPCN, repectivamente.
As posições dos dois polos para o circuito de entrada do par diferencial PMOS são apresentadas pelas equações (3.80) e (3.81), enquanto as posições dos dois polos para o circuito do par
diferencial NMOS são apresentadas pelas equações (3.82) e (3.83).
Wp1P ≈
Wp2P ≈
1
C2
C1P
Wp1N ≈
Wp2N ≈
1
gdE5 +gdE10
C2
gmE14 +gmbE14 +gdE14
gdE14
1
1
gmE14 +gmbE14 +gdE14 +gdE5 +gdE10
C1P
1
gdE6 +gdE9
1
gmE13 +gdE13
gdE13
1
1
gmE13 +gdE13 +gdE6 +gdE9
(3.80)
(3.81)
(3.82)
(3.83)
No qual, C1P representa a capacitância entre porta e fonte do transistor MNE14, C1N representa
a capacitância entre porta e fonte do transistor MPE13 e C2 representa a impedância de saı́da
dos pares diferenciais, multiplicada pelo ganho dos transistores MPE13 e MNE14.
A inserção dos capacitores modifica as posições dos polos e também acrescenta um zero no
lado direito do plano. Este zero incrementa o ganho e diminui a margem de fase, podendo levar
novamente o circuito a uma instabilidade (KAMATH et al., 1974; CHUANG, 1982). Esse zero
pode ser definido pela equação (3.84), no qual, 1/gc = Rc.
WZ ≈
1
Cc
1
gmS1 +gmS2
−
1
gc
(3.84)
O projeto adotou um capacitor de compensação no valor de 1pF, sendo que, CcN = CcP =
1pF , gerando Cc = 2pF . A posição do zero é definida pelo valor de Rc e deve ter um valor da
ordem de 1/(gmS1 + gmS2 ) para levar o zero para o infinito ou para o eixo real negativo. Pela
equação (3.87), é obtido o valor de Rc necessário para levar o zero ao infinito.
1
1
= 2kΩ
=
gc
gmS1 + gmS2
(3.85)
A partir da equação (3.78), temos que o valor de resistência apresentado pelos transistores
MPCN e MPCP, deve ser igual à 2Rc, portanto, Rn = Rp = 4kΩ. As tensões de porta-fonte
41
dos transistores de compensação são dadas a seguir.
VGS,CN = −1, 65V − 0, 5V = −2, 15V
(3.86)
VGS,CP = −1, 65V − (−0, 65) = −1V
(3.87)
As relações (W/L) dos dois transistores de compensação podem ser calculadas pela equação
(3.88).
gd
K (VGS − Vthp )
(3.88)
2Id
K(VGS − Vth )2 (1 + λVDS )
(3.89)
(W/L) =
Com todos os valores de correntes e tensões de polarização já estabelecidos, as relações
(W/L) de todos os transistores podem ser encontradaos pela da equação (3.89).
(W/L) =
A tabela 3.6 apresenta um resumo de todas as correntes e tensões de polarização dos transistores, os valores das relações (W/L) calculados pela equação (3.89), representados pela coluna
W c, e o valores de (W/L) após otimização computacional, representados pela coluna W s.
3.3
Simulações e Comentários
Após o término de todas as etapas de projeto e otimização dos valores dos componentes do
AmpOP, foram realizadas diversas simulações computacionais para analisar os parâmetros mais
importantes de operação do amplificador, verificando seu funcionamento e sua eficiência. Todas
as simulações utilizam o software ADS (Advanced Design System) da Agilent Technologies.
Esta ferramenta é suportada pela foundry AMS (Austriamicrosystems), a qual fornece HITKits com os modelos dos dispositivos no processo C35 (0, 35µm) para simulação (AustriaMicroSystems,
2005b; AustriaMicroSystems, 2005a). A geração do layout (HASTINGS, 2001) também será
realizada por meio do software ADS, através do uso de um HIT-Kit especı́fico desenvolvido
em (CAPOVILLA, 2008).
3.3.1
Resposta em frequência em malha aberta
Um dos parâmetros mais importantes a ser verificado no projeto de um AmpOp é sua
resposta em frequência em malha aberta, pois ela oferece o ganho DC em malha aberta (Av ),
a frequência de ganho unitário (GBW - Gain-Bandwidth), a frequência do primeiro polo do
circuito (f1 ) e a margem de fase (MF), que representa a estabilidade do circuito. Os testes
foram realizados com diferentes cargas na saı́da do AmpOp, com o objetivo de verificar seu
funcionamento em diversas condições de operação.
A primeira simulação realizada para a análise de resposta em frequência do amplificador,
utiliza o esquemático de montagem do AmpOp apresentado pela figura 3.19. Pode-se observar que a entrada inversora do AmpOp é alimentada por uma fonte AC (Alternate Current)
42
Tabela 3.6: Valores de polarização do AmpOp.
Transistores
do AmpOp
MPE1
MNE2
MPE3
MNE4
MPE5
MNE6
MPE7
MNE8
MPE9
MNE10
MPE11
MNE12
MPE13
MNE14
MNE15
MNE16
MPS1
MNS2
MPS3
MNS4
MPS5
MNS6
MPS7
MNS8
MPS9
MNS10
MPCN
MPCP
ID
(µA)
20
10
10
10
10
10
20
20
20
20
10
10
10
10
5
5
10
10
5
5
5
5
5
5
20
20
-
VGS
(V )
-1,00
1,00
-1,04
1,05
-1,04
1,05
-1,15
1,00
-1,15
1,00
-0,84
0,90
-0,84
0,90
-0,85
1,00
-1,15
1,00
1,22
1,00
-0,85
1,00
-0,85
1,00
-1,00
1,00
1,22
1,22
VDS
(V )
-0,61
0,60
-2,09
2,10
-2,09
2,10
-0,60
0,60
-0,60
0,60
-0,55
0,40
-0,55
0,40
-1,15
1,15
-1,65
1,65
1,22
1,00
-1,15
1,15
-1,15
1,15
-1,30
1,30
-
KP
(µA/V 2 )
58
170
58
170
58
170
58
170
58
170
58
170
58
170
58
170
58
170
58
170
58
170
58
170
58
170
58
58
Vth
(V )
-0,65
0,50
-0,65
0,66
-0,65
0,66
-0,65
0,50
-0,65
0,50
-0,65
0,66
-0,65
0,66
-0,65
0,75
-0,65
0,50
-0,65
0,50
-0,65
0,75
-0,65
0,75
-0,65
0,50
-0,65
-0,65
λ
(mV −1 )
-21
5,6
-12
4,20
-12
4,20
-21
5,6
-21
5,6
-21
5,6
-21
5,6
-21
5,6
-21
5,6
-21
5,6
-21
5,6
-21
5,6
-21
5,6
-
L
(µm)
2
2
4
4
4
4
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
Wc
(µm)
11,10
1,90
4,45
1,55
4,45
1,55
5,45
1,90
5,45
1,90
18,80
4,20
18,80
4,20
8,20
1,95
437,7
154,7
170
1,95
8,20
1,95
8,20
1,95
11
1,90
5,50
23,65
Ws
(µm)
19,95
2,75
14,25
5,10
14,25
5,10
8,55
2,95
8,55
2,95
32,10
13,60
32,10
13,60
18,90
2,00
438
155
165
2,00
18,90
2,00
18,90
2,00
19,95
2,75
5,50
23,65
enquanto a entrada não inversora fica aterrada. Na saı́da do AmpOp é conectada uma carga
padrão, com um resistor de 10kΩ em paralelo com um capacitor de 10pF . As simulações do
AmpOp da figura 3.19 são apresentadas pelas figuras 3.20 e 3.21.
VOUT
VAC
10k OHM
10pF
Figura 3.19: Esquemático do AmpOp para resposta em frequência - Carga: 10kΩ//10pF .
43
150
100
Ganho(dB)
50
0
-50
Típico
Lento
Rápido
-100
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.20: Diagrama de Bode - Ganho em dB. Amplificador com carga de 10kΩ//10pF .
200
150
o
Ganho( )
100
50
0
Típico
Lento
Rápido
-50
-100
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.21: Diagrama de Bode - Ganho em fase. Amplificador com carga de 10kΩ//10pF .
O ganho DC em malha aberta pode ser encontrado pelo gráfico da figura 3.20 e apresentou
um alto valor de ganho de 119,9dB. A frequência do primeiro polo, f1 , encontrada a -3dB em
relação ao ganho Avo , foi de 8,41Hz.
O GBW é encontrado no ponto onde o ganho do circuito é 0dB, e apresentou um valor de
8,41MHz. Para obter a margem de fase deve-se usar o mesmo valor da frequência do GBW e
encontrar o seu valor correspondente. Pelo gráfico da figura 3.21, utilizando a frequência de
8,41MHz do GBW, o AmpOp apresentou um valor de 77, 10◦, valor este que demonstra uma
excelente estabilidade para o AmpOp e prova que o circuito de compensação de frequência foi
eficiente, obtendo um valor superior aos 50◦ estipulados durante a etapa de especificações de
projeto, tanto para o parâmetro tı́pico, quanto para a simulação de borda.
O resumo dos resultados de simulações para o parâmetro tı́pico de projeto e para os modelos
de simulação de borda são apresentados pela tabela 3.7. As próximas três simulações foram
realizadas alterando a carga de saı́da do AmpOp e seus resultados serão comparados com os
valores obtidos pela simulação do AmpOp com carga padrão.
44
Tabela 3.7: Resultados de simulação - resposta em frequência com carga padrão de 10kΩ e
10pF .
Parâmetros dos
modelos
Tı́pico
Lento
Rápido
f1
(Hz)
8,41
2,98
177,8
GBW
(MHz)
8,41
4,73
14,13
MF
(◦ )
77,10
80,25
76,62
Avo
(dB)
119,9
123,88
98,05
A figura 3.22 apresenta o esquemático de montagem do AmpOp utilizado para a segunda
simulação de resposta em frequência para o AmpOp em malha aberta. O circuito de simulação
continua o mesmo, com a fonte AC conectada à entrada inversora e a entrada não inversora
aterrada, porém, a carga de saı́da do AmpOp possui apenas uma parcela resistiva, com um
resistor de 10kΩ.
VOUT
VAC
10k OHM
Figura 3.22: Esquemático do AmpOp para resposta em frequência - Carga: 10kΩ.
As simulações do circuito da figura 3.22 para uma carga apenas resistiva são apresentadas
pelas figuras 3.23 e 3.24, no qual, a figura 3.23 apresenta o gráfico que relaciona o ganho em dB
do circuito pela frequência, enquanto a figura 3.24 apresenta a o gráfico que relaciona a ganho
em fase pela frequência.
150
100
Ganho(dB)
50
0
-50
Típico
Lento
Rápido
-100
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.23: Diagrama de Bode - Ganho em dB. Amplificador com carga de 10kΩ.
45
200
150
o
Ganho( )
100
50
Típico
Lento
Rápido
0
-50
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.24: Diagrama de Bode - Ganho em fase. Amplificador com carga de 10kΩ.
Os principais resultados obtidos por essas simulações são descritos pela tabela 3.8. Quando
comparados aos resultados de simulações com o AmpOp utilizando uma carga padrão, pode-se
observar que o ganho Avo continua constante, já que eles dependem exclusivamente da parcela
resistiva da carga. Devido a ausência da parcela imaginária, dada pelo capacitor de carga, o
circuito apresentou um aumento em seus valores de margem de fase, fato este que demonstra
um aumento da frequência do segundo pólo do circuito (ALLEN and R.HOLBERG, 1987).
Tabela 3.8: Resultados de simulação - resposta em frequência com carga resistiva de 10kΩ.
Parâmetros dos
modelos
Tı́pico
Lento
Rápido
f1
(Hz)
8,41
3
177,8
GBW
(MHz)
8,41
4,73
14,13
MF
(◦ )
87,50
88,67
87,48
Avo
(dB)
119,9
124,3
98
A terceira simulação para a resposta em frequência, com o AmpOp operando em malha
aberta, é realizada através do esquemático de montagem do AmpOp apresentado pela figura 3.25.
Para essa simulação o circuito apresenta apenas uma carga de parcela capacitiva, através de um
capacitor de 10pF conectado à saı́da do AmpOp.
VOUT
VAC
10pF
Figura 3.25: Esquemático do AmpOp para resposta em frequência - Carga: 10pF .
46
Os gráficos de ganho em db, e, ganho em fase, são apresentados respectivamente pelas figuras 3.26 e 3.27. Os valores dos resultados da simulação estão descritos pela tabela 3.9. Os
resultados do AmpOp operando apenas com uma carga de parcela capacitiva não apresentaram
grandes variações com relação aos resultados do AmpOp com carga padrão. Pode-se observar para o parâmetro tı́pico de operação do projeto, um aumento do ganho DC, que ocorre
devido a ausência da carga real resistiva. Sem o resistor conectado à saı́da do AmpOp, a impedância de saı́da do circuito aumenta, e isso ocasiona um aumento do ganho DC para baixas
frequências (ALLEN and R.HOLBERG, 1987; CAPOVILLA, 2008).
150
100
Ganho(dB)
50
0
-50
Típico
Lento
Rápido
-100
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.26: Diagrama de Bode - Ganho em dB. Amplificador com carga de 10pF .
200
150
o
Ganho( )
100
50
0
Típico
Lento
Rápido
-50
-100
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.27: Diagrama de Bode - Ganho em fase. Amplificador com carga de 10pF .
Finalizando as simulações de resposta em frequência, a figura 3.28 apresenta o esquemático
do AmpOp idêntico aos anteriores, porém, sem nenhuma carga conectada à sua saı́da.
As simulações para determinar o ganho em dB e ganho em fase do AmpOp são apresentadas
pelas figuras 3.29 e 3.30 o resumo dos resultados de simulações são encontrados na tabela 3.10.
Para o parâmetro tı́pico de operação, houve um aumento do ganho DC, ocasionado devido a
47
Tabela 3.9: Resultados de simulação - resposta em frequência com carga capacitiva de 10pF .
Parâmetros dos
modelos
Tı́pico
Lento
Rápido
f1
(Hz)
2,51
10,59
501,2
GBW
(MHz)
8,41
3,16
11,89
MF
(◦ )
76,8
84,98
78,96
Avo
(dB)
131,44
109,17
87,26
VOUT
VAC
Figura 3.28: Esquemático do AmpOp para resposta em frequência - Sem carga na saı́da.
150
100
Ganho(dB)
50
0
-50
Típico
Lento
Rápido
-100
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.29: Diagrama de Bode - Ganho em dB. Amplificador sem carga na saı́da.
Tabela 3.10: Resultados de simulação - resposta em frequência sem carga.
Parâmetros dos
modelos
Tı́pico
Lento
Rápido
f1
(Hz)
2,51
10,60
501,2
GBW
(MHz)
8,41
3,16
11,90
MF
(◦ )
87,6
89,44
86,95
Avo
(dB)
131,44
109,77
87,26
ausência das parcelas resistivas e capacitivas, respectivamente. Já os valores de GBW, frequência
do primeiro polo e margem de fase pemaneceram praticamente constantes.
48
200
180
160
140
120
o
Ganho( )
100
80
60
40
20
0
Típico
Lento
Rápido
-20
-40
-60
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.30: Diagrama de Bode - Ganho em fase. Amplificador sem carga na saı́da.
3.3.2
Amplificador em malha fechada com ganho unitário
Para analisar a resposta em frequência do AmpOp em malha fechada, o amplificador utiliza
uma configuração inversora de ganho unitário, com resistores de alimentação de 10kΩ e carga
padrão de um resistor de 10kΩ em paralelo com um capacitor de 10pF . O esquemático de
montagem do AmpOp é apresentado pela figura 3.31.
10k OHM
R2
10k OHM
R1
VAC
VOUT
10k OHM
10pF
Figura 3.31: Esquemático do AmpOp em malha fechada e ganho unitário.
O ganho unitário (dado pela razão entre transistores R2 e R1 ) possui uma MF menor em
relação à outros valores de ganho, sendo considerada a condição mais crı́tica de operação para
essa configuração (ALLEN and R.HOLBERG, 1987). Portanto, essa foi a configuração adotada
para a simulação do AmpOp em malha fechada.
As simulações do AmpOp da figura 3.31 são apresentadas pelos gráficos das figuras 3.32 e
3.33. A figura 3.32 apresenta o ganho dB do AmpOp em malha fechada e ganho unitário. A
frequência do circuito em -3dB é de 4,73MHz. Utilizando esse valor de frequência no gráfico
da figura 3.33, obtem-se uma MF de 124,6◦ . Os resultados de simulação estão resumidos pela
tabela 3.11. Pode-se concluir que o circuito apresentou um ótimo desempenho, mantendo sua
estabilidade para essa condição de realimentação inversora de ganho unitário.
49
10
0
-10
Ganho(dB)
-20
-30
-40
-50
-60
Típico
Lento
Rápido
-70
-80
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.32: Diagrama de Bode - Ganho em dB. Amplificador em malha fechada e ganho
unitário.
200
150
100
o
Ganho( )
50
0
-50
-100
Típico
Lento
Rápido
-150
-200
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.33: Diagrama de Bode - Ganho em fase. Amplificador em malha fechada e ganho
unitário.
3.3.3
Rejeição à tensão de modo comum
A rejeição à tensão de modo comum, ou simplesmente CMRR (common-mode rejection
ratio), como é mais conhecida, é uma caracterı́stica de amplificadores diferenciais e indica o
quanto o circuito projetado amplifica a sua entrada diferencial e rejeita a tensão de modo comum
entre os terminais de entrada do AmpOp. Portanto, o parâmetro de CMRR faz com que ruı́dos
que possam ocorrer na tensão de modo comum entre os terminais do AmpOp sejam rejeitados. O
modelo de AmpOp ideal considera uma rejeição à tensão de modo comum infinita. Assim, para
projetos reais de AmpOp’s, é importante que o parâmetro de CMRR apresente um valor superior
a 80dB, logo, quanto maior o valor de CMRR, maior será a eficácia do AmpOp (NETO, 2006).
O valor de CMRR é dado pela equação (3.90), no qual, Ad representa o ganho diferencial e
50
Tabela 3.11: Resultados de simulações - Resposta em frequência em malha fechada e ganho
unitário.
Parâmetros dos
modelos
Tı́pico
Lento
Rápido
f (−3dB)
(MHz)
4,73
2,66
8,91
MF
(◦ )
124,6
125,6
122,9
ACM o ganho de modo comum do AmpOp (SEDRA and SMITH, 1998).
Ad
CMRR = 20log10
ACM
(3.90)
O esquemático de montagem do AmpOp para a simulação de CMRR é apresentado pela
figura 3.34. O esquemático utiliza dois circuitos AmpOp’s, ambos com uma carga padrão de um
resistor de 10kΩ em paralelo com um capacitor de 10pF , conectas aos seus respectivos terminais
de saı́da. O primeiro, possui uma fonte AC conectada à entrada inversora, enquanto a entrada
não inversora está aterrada. A saı́da desse circuito representa o ganho diferencial Ad . O segundo
circuito possui duas fontes de alimentação AC, cada uma conectada à uma entrada do AmpOp.
A saı́da do circuito reprenta o ganho de modo comum ACM .
VAd
VAC
10k OHM
10pF
VCM
VAC
10k OHM
10pF
VAC
Figura 3.34: Esquemático do AmpOp para simulação de CMRR.
A simulação de CMRR foi realizada utilizando a equação (3.90) e seu resultado pode ser
visto pelo gráfico da figura 3.35.
Os resultados da simulação são apresentados pela tabela 3.12 e demonstram um excelente
resultado, acima do valor estipulado na etapa de especificações do projeto para todos os parâmetros de modelo, mostrando a eficiência da entrada diferencial do AmpOp.
51
160
140
120
Ganho(dB)
100
80
60
40
20
Típico
Lento
Rápido
0
-20
1
10
100
1k
10k
100k
1M
10M
100M
1G
Frequência(Hz)
Figura 3.35: Diagrama de Bode - Rejeição à tensão em modo comum.
Tabela 3.12: Resultados de simulação - Rejeição à tensão em modo comum.
Parâmetros dos
modelos
Tı́pico
Lento
Rápido
3.3.4
Avo
(dB)
131
142
106
Excursão do sinal de saı́da
A excursão do sinal de saı́da do AmpOp é outro parâmetro importante que deve ser analisado.
Essa simulação verifica os limites máximo e mı́nimo de sinal de saı́da que o AmpOp consegue
conduzir sem distorções. Geralmente, um AmpOp consegue conduzir sinais de saı́da até valores
próximos de sua alimentação.
A figura 3.36 apresenta o esquemático de montagem do AmpOp utilizado para descobrir
os valores de saturação do sinal de saı́da do amplificador. Uma onda retangular de 1kHz de
frequência e 100mV de tensão de pico é aplicada diretamente à entrada não inversora do AmpOp,
enquanto a entrada inversora se encontra aterrada. Uma carga resistiva de 10kΩ está conectada
ao terminal de saı́da do circuito.
Vout +10k OHM
Vret
Figura 3.36: Esquemático do AmpOp para limites de saturação.
52
A figura 3.37 apresenta o sinal de onda retangular aplicado à entrada não inversora do
AmpOp e suas ondas de sinais de saı́da resultantes. Os valores obtidos via simulção encontramse detalhados pela tabela 3.13. O AmpOp apresentou uma excursão de sinal de tensão de saı́da
de +/-1,64V, valor esse excelente, apenas 0,1V abaixo de sua alimentação.
2,0
1,5
100,0m
1,0
50,0m
Vout(V)
Vin(mV)
0,5
0,0
-50,0m
0,0
-0,5
-1,0
Típico
Lento
Rápido
-1,5
-100,0m
-2,0
0,0
1,0m
2,0m
3,0m
4,0m
5,0m
0,0
1,0m
2,0m
3,0m
4,0m
5,0m
Tempo(ms)
Tempo(ms)
(a) Sinal de entrada.
(b) Sinal de saı́da
Figura 3.37: Limites de saturação do AmpOp.
Tabela 3.13: Resultados de simulações - Valores de Saturação do AmpOp.
Parâmetros dos
modelos
Tı́pico
Lento
Rápido
3.3.5
Vout+
(V )
1,64
1,64
1,64
Vout−
(V )
1,64
1,64
1,64
Slew-Rate e Settling-Time
As próximas simulações referem-se aos parâmetros de Slew-Rate (SR) e Settling-Time (ST)
e foram realizadas utilizando o esquemático de montagem do AmpOp da figura 3.38. O AmpOp
possui uma configuração inversora de malha fechada com ganho unitário, com a entrada não
inversora aterrada e uma carga padrão conectada ao seu terminal de saı́da. Um pulso de 1V de
tensão pico-a-pico é aplicado à entrada inversora do AmpOp.
O SR é obtido pela razão entre a variação de tensão entre 10% e 90% e o tempo necessário
para a realização dessa referida mudança, sendo geralmente expressa em V /µs. Já o ST é a
medida de tempo entre o inı́cio da transição na mudança de tensão até o momento em que o
circuito se estabiliza em seu valor final (ALLEN and R.HOLBERG, 1987; CAPOVILLA, 2008).
Os resultados de simulação dos parâmetros de SR e ST são apresentados pela figura 3.39, com o
pulso de tensão aplicado à entrada do AmpOp e seus sinais de saı́da resultantes. Os resultados
obtidos encontram-se resumido na tabela 3.14.
53
10k OHM
R2
10k OHM
R1
VOUT
Vpul
10pF
10k OHM
Figura 3.38: Esquemático do AmpOp para simulação de SR e ST.
0,6
0,6
0,4
0,4
0,2
Vout(V)
Vin(V)
0,2
0,0
0,0
-0,2
-0,2
-0,4
Típico
Lento
Rápido
-0,4
-0,6
-0,6
0,0
2,0µ
4,0µ
6,0µ
8,0µ
10,0µ
0,0
2,0µ
4,0µ
Tempo(us)
6,0µ
8,0µ
10,0µ
Tempo(us)
(b) SR e ST.
(a) Pulso de entrada.
Figura 3.39: Resultados de Slew-Rate e Settling-Time.
3.3.6
Impedâncias de entrada e saı́da
Finalizando a etapa de simulações dos principais parâmetros de funcionamento do AmpOp,
foram obtidos os seus valores de impedância de entrada (Rin ) e impedância de saı́da (Rout ). Um
AmpOp ideal possui uma impedância de entrada infinita e uma impedância de saı́da nula, ou
seja, idealmente igual a zero. Portanto, os AmpOp’s reais devem possuir uma alta impedância
de entrada e uma baixa impedância de saı́da (com Rin ≫ Rout ). Como o projeto optou utilizar
um bloco de saı́da do tipo Classe AB, espera-se que a impedância de saı́da do AmpOp seja
baixa, da ordem de alguns Ohms.
Tabela 3.14: Resultados de simulações - Slew-Rate e Settling-Time.
Parâmetros dos
modelos
Tı́pico
Lento
Rápido
SR-subida
(V /µs)
10,13
4,84
20,51
SR-descida
(V /µs)
9,09
4,80
18,60
ST-subida
(ns)
317
471
183
ST-descida
(ns)
320
490
175
54
A figura 3.40 apresenta o esquemático de montagem do AmpOp para obter o parâmetro de
Rin . O circuito possui uma fonte AC, com sua tensão de entrada denominada vin , conectada à
entrada inversora, enquanto a entrada não inversora se encontra aterrada. Um amperı́metro é
conectado entre a saı́da da fonte AC e a entrada não inversora do AmpOp e tem o objetivo de
medir a corrente iin . Assim, a impedância de entrada do AmpOp é dada pela equação (3.91).
Rin =
vin
iin
(3.91)
I in
Vin
Vout
VAC
Figura 3.40: Esquemático do AmpOp para simulação de Rin .
A figura 3.41 apresenta o esquemático de montagem do AmpOp para obter o parâmetro de
Rout . O esquemático possui dois circuitos, onde, o primeiro possui uma fonte AC conectada à
entrada inversora, a entrada não inversora está aterrada e seu terminal de saı́da encontra-se em
aberto. A saı́da de tensão do terminal do AmpOp em aberto é denominada Vout aberto . O segundo
circuito é um espelho do primeiro, porém, sua saı́da está aterrada e possui um amperı́metro entre
o terminal de saı́da e o terminal de terra, que mede a corrente do curto do circuito, denominada
icurto . A impedância de saı́da do AmpOp é dada pela equação (3.92).
Rout =
VAC
Vout aberto
icurto
(3.92)
Vout_Aberto
Icurto
VAC
Figura 3.41: Esquemático do AmpOp para simulação de Rout .
Os resultados das impedâncias de entrada e saı́da do AmpOp obtidas via simulação, estão
apresentados pela tabela 3.15. Pode-se observar que os valores de impedância de entrada estão
55
na ordem de T Ω, sendo muito maiores do que os valores de impedância de saı́da, assim como
era esperado.
Tabela 3.15: Resultados de simulações - Impedâncias de entrada e saı́da em nı́vel DC.
Parâmetros dos
modelos
Tı́pico
Lento
Rápido
3.4
Rin
TΩ
1,16
1,15
1,26
Rout
Ω
185,24
218,93
119,97
Projeto do layout do AmpOp CMOS
Os projetos de layouts desenvolvidos neste trabalho foram realizados através do software
ADS, fazendo uso de um HIT-Kit especı́fico para layouts. O trabalho utilizou um arquivo de
regras geométricas de projeto para a tecnologia 0, 35µm da foundry AMS, incorporado à ferramenta de layout do ADS para executar a função de DRC (Design Rule Checker ), desenvolvido
por (CAPOVILLA, 2008).
O arquivo possui todas as regras do manual técnico Design Rule Process, englobando todas
as camadas do processo (AustriaMicroSystems, 2005a).
O processo C35 possui um substrato do tipo P, com quatro camadas de metais (metal1,
metal2, metal3 e metal4), um metal de capacitor integrado, três camadas de poly (silı́cio policristalino)(poly1, poly2, polyH ) e um comprimento de porta de 0, 35µm. Um transistor NMOS
pode ser implementado diretamente no substrato do dispositivo, porém, para implementar um
transistor PMOS é necessário um poço N de 3, 5µm de profundidade.
As quatro camadas de metais são utilizadas para realizar as interconexões entre os circuitos.
Os transistores podem acessar a camada de metal1 através de seus contatos, seja pela camada
de poly em sua porta ou por implantações. Já as interligações entre os metais deve ser realizada
através de vias de acesso, sendo via1 (conecta metal1 ao metal2), via2 (conecta metal2 ao metal3)
e via3 (conecta metal3 ao metal4) (CAPOVILLA, 2008). Outras informações mais detalhadas
sobre parâmetros do processo C35 podem ser encontradas em (AustriaMicroSystems, 2005b).
A figura 3.42 apresenta o layout completo do AmpOp e seu esquemático ao lado. As linhas
azuis e brancas utilizadas para a conexão entre os componentes representam, respectivamente,
as camadas de metal1 e metal2,
O par de entrada diferencial, formado pelos transistores PMOS, MPE3 e MPE5, e pelo par
NMOS, formado pelos transistores NMOS, MNE4 e MNE6, são apresentado pela figura 3.43.
O projeto utilizou a técnica de par cruzado, conhecida como cross-quad, onde, um par de
transistores é dividido em quatro novos transistores, formando pares na diagonal. Essa técnica
ajuda a diminuir a tensão de offset, causada principalmente pelo descasamento de impedância
entre os pares de transistores (HASTINGS, 2001).
56
VDD
MPS3
MPE1
VbE1
MPE7
VbE1
MPS9
MPS1
MPE9
MPS5
VbE3
Vp+
MPE3
Vn-
MPE5
MPE11
MNE4
MNE6
MPCN
MPE13
CcN
VbE6
Vout
VbE5
VbE5
MPE15
MPS8
MNE16
MPS7
MPCP
VbE4
VbE2
MNE2
MNE12
MNE14
MNE8
MNE10
CcP
MNS6
MNS2
VbE2
MNS4
MNS10
VSS
(a) AmpOp (0,15 x 0,11 = 0,017 mm2 )
(b) Esquemático do AmpOp
Figura 3.42: Projeto de layout do AmpOp
(a) Par diferencial PMOS.
(b) Par diferencial NMOS.
Figura 3.43: Detalhes dos pares diferenciais do AmpOp.
O contato dos transistores com a camada de metal1 se dá pelos pads de contato, formando
os terminais de porta, dreno, fonte e corpo (curto-circuitado com o terminal de fonte para o par
PMOS). Os terminais de porta dos transistores são formados pela camada de poly1.
O layout do estágio de saı́da Classe AB é apresentado pela figura 3.44 ao lado de seu
esquemático elétrico.
Como as relações (W/L) dos transistores do estágio de saı́da Classe AB são muito grandes, o
projeto de layout adotou a estratégia de construir os dispositivos com várias portas (HASTINGS,
2001). Assim, os transistores passam a ter a seguinte relação apresentada pela tabela 3.16, onde,
W to é a largura do canal total, W é a largura de canal de cada subdivisão do transistor, ng é
o número de portas do transistor e L é o comprimento total do transistor.
Tabela 3.16: Valores (W/L) dos transistores com múltiplas portas
Transistores
Classe AB
Mp8
Mn9
W to
(µm)
438
155
W
(µm)
14,60
15,50
ng
(unid.)
30
10
L
(µm)
2
2
57
Figura 3.44: Layout Classe AB
O projeto final do layout do AmpOp já com o anel de contato é apresentado pela figura 3.45.
Além do AmpOp, o cicuito também possui um transistor NMOS e um PMOS, ambos com
W to = 100µm, W = 20µm, ng = 5 e L = 0, 35µm, que serão utizados para levantar as curvas
caracterı́sticas dos dispositivos nos testes de bancada, caso um protótipo venha a ser fabricado.
Pino1
Figura 3.45: Projeto completo do CI do AmpOp (1,23 x 1,23 = 1,51mm2 )
Através da figura 3.45 pode-se observar que o CI possui 11 pinos e suas funções estão especificadas pela tabela 3.17, partindo do pino 1 e seguindo em sentido horário.
A alimentação do CI é realizada por fontes externas através dos pinos 1(VDD) e 9(VSS).
As entradas dos sinais no AmpOp são realizadas através dos pinos 10(entrada não inversora) e
11(entrada inversora) e o sinal de saı́da resultante ocorre no pino 5.
58
Tabela 3.17: Disposição dos pinos do CI do AmpOp individual
Pinos do CI
1
2
3
4
5
6
7
8
9
10
11
Função
Tensão de alimentação VDD
Terminal de porta do transistor PMOS
Terminal de fonte do transistor PMOS
Terminal de dreno do transistor PMOS
Pino de saı́da de sinal do AmpOp
Terminal de fonte do transistor NMOS
Terminal de dreno do transistor NMOS
Terminal de porta do transistor NMOS
Tensão de alimentação VSS
Entrada não inversora do AmpOp
Entrada inversora do AmpOp
O transistor NMOS possui seus terminais entre os pinos 6(fonte), 7(dreno) e 8(porta). Como
o terminal de corpo em um NMOS deve sempre estar conectado ao menor potencial do circuito, o
mesmo já está curto-circuitado com a trilha de VSS. Já o transistor PMOS possui seus terminais
entre os pinos 2(porta), 3(fonte) e 4(dreno). O terminal de corpo do PMOS está curto-circuitado
com o terminal fonte.
Capı́tulo
4
ASIC - Circuito Dedicado de Controle Analógico
Este capı́tulo apresenta o projeto do ASIC para o acionamento do conversor de potência HB
do GRV, para aplicações em sistemas de energia eólica. O controle será baseado na técnica de
CDP-MD. A figura 4.1 apresenta novamente o diagrama esquemático do CDP-MD.
Figura 4.1: Diagrama de blocos da implementação de um sistema de CDP-MD para o GRV.
Como já foi mencionado no capı́tulo 2, a técnica de CDP-MD consiste em manter o ângulo
de acionamento (θon ) das chaves do conversor do GRV em um valor fixo e controlar o ângulo de
desligamento (θof f ) das chaves. O controle do ângulo θof f se dá a partir da equação (2.4), com
o processamento do erro (ep ) entre um valor de potência de referência, denominada Pref , e o
valor de potência instantânea gerada pelo sistema, denominado P . A equação (2.5) apresenta a
superfı́cie de chaveamento S e o ângulo de desligamento θof f pode ser encontrado pela equação
(2.6) através da ação do controlador PI aplicada à superfı́cie de chaveamento S.
Para verificar o funcionamento do circuito analógico foi utilizado como referência um modelo
matemático da técnica de CDP-MD para um GRV conectado à rede elétrica, projetado pelo
trabalho de (BARROS, 2012). O modelo matemático foi desenvolvido através do software
Matlab/Simulink com auxı́lio das ferramentas SimPowerSystems. Esse modelo passará a ser
denominado como modelo matemático de referência.
Os valores do ganho derivativo (kd ) presente na equação (2.5), e dos ganhos proporcional
(kp ) e de integração (ki ), presentes na equação (2.6), foram obtidos via simulação do modelo
matemático de referência, de modo a atingir a melhor resposta possı́vel para o sistema. Assim,
temos os seguintes valores já definidos: kd = 0, 1X10−3 , kp = 1, 7 e ki = 100.
As próximas seções deste capı́tulo mostrarão o projeto do circuito analógico, seus resultados
de simulações e o projeto de layout final do circuito totalmente dedicado e integrado.
59
Capı́tulo 4. ASIC - Circuito Dedicado de Controle Analógico
4.1
60
Projeto do circuito de CDP-MD analógico
O circuito analógico que irá realizar o sistema de controle será formado basicamente por
um arranjo de amplificadores operacionais e seu projeto completo pode ser visto na figura 4.2.
Como fluxo natural de projeto, o primeiro elemento otimizado foi o AmpOp CMOS. Como os
resultados das simulações descritos no capı́tulo 3 validaram sua operação, o projeto do ASIC
completo pode ser finalmente implementado.
O circuito também foi desenvolvido através do software ADS e, de acordo com a figura 4.2,
podemos destacar sete blocos principais, que são: 1) Bloco isolador de entrada, no qual serão
inseridos os sinais de Pref e P ; 2) Bloco do cálculo do erro, no qual o erro de potência entre Pref
e P será processado; 3) Bloco do cálculo da derivada do erro; 4) Bloco do cálculo da superfı́cie de
chaveamento (S1 ); 5) Bloco do circuito anti-windup, que é um circuito de proteção que previne
a saturação do integrador no controlador PI; 6) Bloco do controlador PI; e 7) Bloco de ajuste
de ganho, que fornece um ganho final para uma resposta otimizada do circuito.
A saı́da do circuito analógico fornecerá o ângulo de desligamento θof f das chaves do conversor
HB conectado ao GRV, atuando assim no controle de potência do sistema de geração eólica. As
configurações dos amplificadores utilizados nesses blocos, junto com suas equações e princı́pio
de funcionamento serão apresentadas a seguir.
10k Ohm
10k Ohm
10k Ohm
Sp
Sep
Rder
P
10k Ohm
Ss
10k Ohm
Cder
100 Ohm
10k Ohm
10k Ohm
10k Ohm
Sep
3,30k Ohm
der
Sder
10k Ohm
90,9 Ohm
Bloco do
Cálculo da
Derivada
do Erro
Spref
Pref
Bloco
Isolador
de
Entrada
Bloco do
Cálculo
do Erro
Vcc-
60k Ohm
Bloco do
Circuito
Anti Windup
-2,50V
Cint
Rprop1
5k Ohm
10k Ohm
Rprop2
5k Ohm
Bloco do
Cálculo da
Superfície de
Chaveamento
Vcc+
+2,50V
4,60k Ohm
Rint
10k Ohm
Saw
Sp
Spi
6,3k Ohm
100k Ohm
Bloco do
Controlador P I
Teta_off
2,4k Ohm
Bloco de
Ajuste de Ganho
Figura 4.2: Circuito de CDP-MD Analógico, implementado por AmpOp’s CMOS.
4.1.1
61
Bloco isolador de entrada
Este bloco utiliza os AmpOp’s em uma configuração denominada seguidor de tensão ou
buffer, onde os mesmos recebem os sinais de referência de potência Pref e da potência atual
medida pelo sistema P . Um buffer é um circuito de realimentação negativa, ganho unitário e
que possui alta impedância de entrada e baixa impedância de saı́da. Basicamente, ele copia
seu sinal de entrada para a saı́da e como pode ser utilizado em diversas aplicações também é
conhecido como casador de impedâncias e isolador de estágios (JUNIOR, 2012). A figura 4.3
apresenta os dois buffers isoladores utilizados para a entrada dos sinais de Pref e P e suas saı́das
(Spref e Sp) são conectadas ao AmpOp responsável pelo processamento do erro de potência.
Sp
P
Spref
Pref
Figura 4.3: AmpOp’s em configuração seguidor de tensão utilizados para o bloco isolador de
entrada.
A figura 4.4 apresenta o teste de funcionamento do AmpOp operando como um seguidor de
tensão (buffer ). A figura 4.4(a) mostra uma onda senoidal de 300mV de amplitude e 1kHz de
frequência aplicada à entrada do buffer, enquanto a figura 4.4(b) apresenta a saı́da do circuito.
Pode-se observar que senóide de entrada do buffer é repetida em sua saı́da.
4.1.2
Bloco do cálculo do erro
A figura 4.5 apresenta o circuito do AmpOp responsável pelo processamento do erro de
potência ep . O AmpOp possui uma configuração denominada amplificador diferencial ou subtrator, onde a saı́da de tensão Sep é dada pela diferença entre os sinais aplicados à sua entrada,
multiplicada por um ganho. A equação (4.20) retorna o valor do ponto Sep. Como todos os
resistores possuem o mesmo valor de 10kΩ, o ganho é 1 (unitário) e a saı́da do circuito (Sep),
correspondente ao erro de potência, será igual à diferença entre os sinais Spref e Sp.
R2
Sep =
(Spref − Sp)
(4.1)
R1
O teste de funcionamento do AmpOp subtrator pode ser visto pela figura 4.6. A figura 4.6(a)
apresenta duas senóides aplicadas à entrada do subtrator, uma aplicada à entrada inversora com
amplitude de 1V e frequência de 1kHz e a outra aplicada à entrada não inversora com amplitude
300m
300m
200m
200m
100m
100m
Saída do Buffer (mV)
Entrada Buffer (mV)
0
-100m
62
0
-100m
-200m
-200m
-300m
-300m
0,0
500,0µ
1,0m
1,5m
2,0m
2,5m
3,0m
0,0
500,0µ
Tempo(ms)
1,0m
1,5m
2,0m
2,5m
3,0m
Tempo(ms)
(a) Sinal de entrada no buffer
(b) Sinal de saı́da do buffer
Figura 4.4: Teste do AmpOp operando como um buffer.
10k Ohm
10k Ohm
Sp
R1
R1
Sep
10k Ohm
R2
10k Ohm
Spref
R2
Figura 4.5: Circuito do AmpOp responsável pelo processamento do erro de potência.
de 1,5V e frequência de 1kHz. A figura 4.6(b) mostra a saı́da do AmpOp subtrator, que realiza
a subtração dos sinais de entrada, resultando em uma onda de saı́da com amplitude de 500mV.
4.1.3
Bloco do cálculo da derivada do erro
A figura 4.7 apresenta o AmpOp responsável pelo cálculo da derivada do erro de potência,
seguido por um AmpOp inversor de ganho unitário. O AmpOp possui a configuração de diferenciador na malha de realimentação do circuito, sendo sua saı́da proporcional à taxa de variação
(derivada) do sinal de entrada. A equação (4.2) define a saı́da do diferenciador, correspondente
ao ponto der. Quando a ação derivativa estiver atuando sobre a realimentação, é necessário uma
inversão para se obter o sinal algébrico necessário e para isso o circuito utiliza um amplificador
inversor de ganho unitário ligado à saı́da do circuito derivativo, fornecendo assim o ponto de
saı́da Sder.
der = −Rder Cder
dSep
dt
(4.2)
No qual:
O produto Rder Cder corresponde a uma constante de proporcionalidade denominada ganho de-
63
Entrada Negativa
Entrada Positiva
1,5
0,4
0,2
0,5
Saída Subtrator(V)
Entrada do AmpOp Subtrator(V)
1,0
0,0
-0,5
0,0
-0,2
-1,0
-0,4
-1,5
0,0
1,0m
2,0m
3,0m
4,0m
5,0m
0,0
1,0m
2,0m
Tempo(ms)
3,0m
4,0m
5,0m
Tempo(ms)
(b) Sinal de saı́da do AmpOp subtrator.
(a) Sinais de entrada no AmpOp subtrator.
Figura 4.6: Teste do AmpOp subtrator.
Rder
10k Ohm
100 Ohm Cder
Sep
R6
10k Ohm
R3
der
90,9 Ohm
R4
R5
Sder
5k Ohm
R7
Figura 4.7: Circuito diferenciador para o cáculo da derivada do erro de potência.
rivativo kd .
Para permitir que o diferenciador seja estável em altas frequências e consiga controlar a
saturação do circuito, é inserido o resistor R3 em série com o capacitor Cder . O ganho do
circuito pode ser definido como: AV = −Rder /(R3 + Cder ). Considerando um sinal senoidal,
podemos escrever o ganho AV em termos de módulo, de acordo com a equação (4.3).
AV = − q
Rder /R3
1+
(4.3)
1
(2πf Cder R3 )
2
Pela equação (4.3) pode-se observar que quando a frequência f tende ao infinito, o ganho do
circuito se estabiliza em −Rder /R3 . Assim, o diferenciador se comporta como um amplificador
inversor para altas frequências. A frequência de corte que define se o AmpOp vai operar como um
diferenciador ou como um amplificador inversor é dado pela equação (4.4). Assim, para valores
abaixo de fc o circuito opera como um diferenciador e para valores acima de fc o circuito opera
64
como um amplificador inversor de ganho −Rder /R3 .
1
(4.4)
2πR3 Cder
A estabilização do ganho em altas frequências deve ficar em torno de 10, logo, o valor de
Rder deve ser igual à 10R3 . Assim, foram adotados os valores de Rder = 1kΩ e R3 = 100Ω.
Como o ganho derivativo já foi estabelecido pelo modelo matemático de referência com o
valor de kd = 0, 1X10−3, o valor de Cder é igual à 100nF , satisfazendo a relação kd = Rder Cder .
Na figura 4.7 temos ainda: R4 = R3 Rder /R3 + Rder = 90, 90Ω e R7 = R5 R6 /R5 + R6 = 5kΩ.
Os valores de pico do sinal de saı́da do circuito diferenciador são fornecidos pela equação
(4.5), onde, Vpp é o valor de pico-a-pico do sinal de entrada e T é o perı́odo do sinal de entrada,
sendo T = 1/f .
Vpp
Vop = Rder Cder
(4.5)
T /2
fc =
O sinal de saı́da Sder será conectado ao AmpOp responsável pelo cálculo da superfı́cie de
chaveamento S, onde será somado junto ao sinal de erro de potência Sep.
A figura 4.8 apresenta o teste do AmpOp diferenciador. A figura 4.8(a) mostra o sinal de
onda triangular com V pp = 100mV e f = 1kHz aplicado à entrada do AmpOp diferenciador.
A figura 4.8(b) apresenta o seu sinal de saı́da. Como o sinal triangular de entrada são rampas
crescentes e decrescentes, sua derivada primeira são constantes, logo, o sinal de saı́da do AmpOp
diferenciador será um sinal de onda retangular. Utilizando a equação (4.5) pode-se obter os
valores de pico do sinal de saı́da, sendo: +Vop = +20mV e −Vop = −20mV
20m
100m
10m
Saída do diferenciador(mV)
Entrada no diferenciador(mV)
80m
60m
40m
20m
0
-10m
-20m
0
0,0
1,0m
2,0m
3,0m
4,0m
5,0m
0
1m
(a) Sinal de entrada no AmpOp diferenciador.
2m
3m
4m
5m
Tempo(ms)
Tempo(ms)
(b) Sinal de saı́da do AmpOp diferenciador.
Figura 4.8: Teste do AmpOp diferenciador.
4.1.4
Bloco do cálculo da superfı́cie de chaveamento (S)
A figura 4.9 apresenta o AmpOp responsável por executar o cálculo da superfı́cie de chaveamento S. O AmpOp está em configuração amplificador somador e sua saı́da de tensão é dada
65
pela equação (4.6).
10k Ohm
10k Ohm
Sep
R10
R8
Ss
10k Ohm
R9
Sder
3,30 k Ohm
R11
Figura 4.9: Circuito amplificador somador para o cálculo da superfı́cie de chaveamento.
Sep Sder
Ss = −R10
+
(4.6)
R8
R9
O amplificador somador recebe os sinais da saı́da do bloco de cálculo do erro de potência
(Sep) e a saı́da do bloco derivativo (Sder), presente na realimentação do circuito, em sua entrada
inversora. Como R8 = R9 = R10 = 10kΩ, a saı́da do circuito será a soma dos sinais Sep e Sder.
Na entrada não inversora está conectado o resistor de equalização, sendo R11 = R10 //R8 //R9 =
3, 30kΩ.
A saı́da do circuito somador, correspondente ao ponto Ss, será inserida junto à entrada do
circuito anti-windup.
A figura 4.10 apresenta o teste do AmpOp somador. A figura 4.10(a) mostra duas senóides
com frequência de 1kHz cada, aplicadas à entrada do circuito AmpOp somador, sendo uma com
amplitude de 150mV e outra com aplitude de 100mV. A figura 4.10(b) apresenta o sinal de
saı́da correspondente do somador, gerando uma senóide invertida de 250mV de amplitude. O
fato da senóide de saı́da ser invertida se dá pelo sinal negativo da equação (4.6).
150m
300m
100m
200m
Saída do AmpOp somador(mV)
Entradas do AmpOp somador(mV)
Entrada 1
Entrada 2
50m
0
-50m
-100m
100m
0
-100m
-200m
-300m
-150m
0
1m
2m
3m
4m
5m
0
1m
(a) Sinal de entrada no AmpOp somador.
2m
3m
4m
Tempo(ms)
Tempo(ms)
(b) Sinal de saı́da do AmpOp somador.
Figura 4.10: Teste do AmpOp somador.
5m
4.1.5
66
Bloco do circuito anti-windup
A figura 4.11 apresenta o circuito AmpOp anti-windup. O circuito é utilizado para evitar
a saturação do integrador do bloco PI em regimes transitórios, onde, podem existir grandes
erros, levando o circuito integrador à saturação e provocando instabilidade na malha, sendo esse
efeito conhecido como integrador windup. Como a ação integral geralmente é utilizada para
corrigir erros em regime estácionário, a atuação integral em regimes transitórios pode gerar o
efeito windup, sendo necessário um circuito de proteção para esses casos (RUNDQWIST, 1991;
OGATA, 2000).
Ss
5k Ohm
R12
60k Ohm
R13
Saw
Figura 4.11: Circuito do AmpOp anti-windup.
O projeto do circuito anti-windup busca corrigir esse erro, fazendo com que o integrador
esteja sempre ativo e atuando em regime estacionário. Para isso, o erro é truncado em limites
predefinidos antes da ação do integrador, evitando sua saturação (MENDES, 2005).
O circuito foi projetado para que passem erros na faixa entre -0,1V (limite mı́nimo) a +0,1V
(limite máximo). Como o projeto do AmpOp CMOS considerou uma saı́da máxima Vout+ =
±1, 30V , o ganho do circuito anti-windup pode ser encontrado da seguinte forma: Avaw =
(+1, 3V − 0, 1V )/0, 1V = 12 = (R13 /R12 ). Os valores escolhidos para os resistores foram de
R12 = 5kΩ e R13 = 60kΩ.
A saı́da de tensão do bloco do cálculo da superfı́cie de chaveamento (Ss) é conectada à
entrada não inversora do circuito AmpOp anti-windup e sua saı́da, correspondente ao ponto
Saw, é dada de acordo com a equação (4.7). A saı́da Saw do circuito anti-windup será conectada
ao circuito AmpOp de ação proporcional do bloco do controlador PI.

 +0, 1V se Ss > +0, 1V
Saw =
Ss se − 0, 1V ≤ Ss ≤ +0, 1V
(4.7)

−0, 1V se Ss < −0, 1V
O teste do circuito anti-windup é apresentado pela figura 4.12. A figura 4.12(a) mostra
uma senóide de 1kHz, variando entre ±0, 5V , aplicada à entrada não inversora do AmpOp. A
figura 4.12(b) apresenta o sinal de saı́da resultante com os valores truncados numa faixa entre
±0, 1V , assim como foi estipulado pela equação (4.7).
4.1.6
Bloco do controlador PI
O bloco do controlador PI é formado pelo circuito controlador de ação proporcional e pelo
circuito controlador de ação integral. Esse bloco é reponsável por analisar o sinal do erro,
determinando qual o sinal de saı́da necessário para corrigir a instabilidade do sistema. Portanto,
0,6
0,15
0,4
0,10
Saída do circuito anti-windup (V)
Entrada do circuito anti-windup (V)
0,2
0,0
-0,2
-0,4
-0,6
67
0,05
0,00
-0,05
-0,10
-0,15
0
1m
2m
3m
4m
5m
0
1m
Tempo(mV)
2m
3m
4m
5m
Tempo(ms)
(b) Sinal de saı́da do circuito anti-windup.
(a) Sinal de entrada no circuito anti-windup.
Figura 4.12: Teste do circuito de proteção anti-windup.
o ângulo de desligamento θof f das chaves do conversor se dá pelas ações proporcional e integral
do bloco do controlador PI aplicadas ao sinal da superfı́cie de chaveamento Ss.
A figura 4.13 apresenta o circuito AmpOp operando como um controlador de ação proporcional. O AmpOp está em configuração de realimentação negativa. A saı́da do controlador é
proporcional ao sinal de erro, conforme pode-se observar pela equação (4.8), no qual, a razão de
(Rprop2/Rprop1 ) representa ganho de ação proporcional kp e Saw é o sinal de saı́da do circuito
anti-windup, com os valores de erros da superfı́cie de chaveamento Ss já truncados.
Rprop2
Saw
Rprop1
Sp
R14
6,3k Ohm
Figura 4.13: Circuito AmpOp operando como um controlador de ação proporcional.
Sp = −(Rprop2 /Rprop1)Saw
(4.8)
O ganho de ação proporcional já foi definido através do modelo matemático de referência,
com um valor de kp = 1, 7. Os valores dos resistores foram definidos como Rprop1 = 10kΩ,
Rprop2 = 17kΩ e R14 = (Rprop1 .Rprop2/Rprop1 + Rprop2 ) = 6, 3kΩ.
O teste do circuito de ação proporcional é apresentado pela figura 4.14. A figura 4.14(a)
mostra uma senóide de 1kHz e amplitude de 100mV inserida no AmpOp. A figura 4.14(b)
apresenta o sinal de saı́da resultante com uma senóide invertida de 170mV de amplitude, devido
ao ganho de 1,7 aplicado ao sinal de entrada.
0,10
68
0,20
Saída do circuito proporcional(V)
Entrada no circuito proporcional(V)
0,15
0,05
0,00
-0,05
-0,10
0,10
0,05
0,00
-0,05
-0,10
-0,15
-0,20
0
1m
2m
3m
4m
5m
0
1m
Tempo(ms)
2m
3m
4m
5m
Tempo(ms)
(a) Sinal de entrada no AmpOp de ação proporcional.
(b) Sinal de saı́da do AmpOp de ação proporcional.
Figura 4.14: Teste do controlador de ação proporcional.
A Figura 4.15 apresenta o circuito AmpOp operando como um controlador de ação integral.
A saı́da do controlador é a integral do sinal de erro ao longo do tempo, multiplicada pelo ganho
de integração ki , e é dada pela equação (4.9), onde, (1/Rint Cint ) é o ganho ki e Sp é o sinal de
saı́da do controlador de ação proporcional, que corresponde ao sinal do erro com seus valores
truncados pelo circuito anti-windup e com o ganho kp aplicado (JUNIOR, 2012).
Cint
Sp
Rint
Spi
R15
100k Ohm
Figura 4.15: Circuito AmpOp operando como um controlador de ação integral.
1
Spi = −
Rint Cint
Zt
(Sp dt)
(4.9)
0
O ganho de ação integral já foi definido através do modelo matemático de referência, com
um valor de ki = 100. Os valores dos componentes foram determinados como: Rint = 100kΩ,
Cint = 0, 1µF e R15 = 100kΩ. O valor de pico do sinal de saı́da do integrador é dado pela
equação (4.10), onde, Vp corresponde ao valor de pico do sinal de entrada.
Vp T
Vop int =
(4.10)
4Rint Cint
O sinal de saı́da do controlador PI, correspondente ao ponto Spi, é conectado à entrada do
bloco de ajuste de ganho, que ajusta o valor de saı́da para um valor desejável.
69
O teste do circuito AmpOp operando como um controlador de ação integral é apresentado
pela figura 4.16. A figura 4.16(a) mostra o sinal retangular de 1kHz variando entre ±100mV
aplicado à entrada do AmpOp. A figura 4.16(b) apresenta o sinal de saı́da triangular resultante.
Utilizando a equação (4.10), é posı́vel encontrar os valores de pico do sinal de saı́da Vop int =
2, 5mV , sendo +Vop int = 0V e −Vop int = 5mV . Apesar do gráfico da figura 4.16(b) apresentar
um pico em seus limites superior e inferior ao modelo de simulação utilizado, o sinal de saı́da
conseguiu atingir os valores de pico de acordo com o previsto.
1,0m
0,10
Saída do circuito integrador(mV)
Entrada no circuito integrador(V)
0,0
0,05
0,00
-0,05
-1,0m
-2,0m
-3,0m
-4,0m
-5,0m
-0,10
-6,0m
0
1m
2m
3m
4m
5m
0,0
Tempo(ms)
1,0m
2,0m
3,0m
4,0m
5,0m
Tempo(ms)
(b) Sinal de saı́da do AmpOp de ação integral.
(a) Sinal de entrada no AmpOp de ação integral.
Figura 4.16: Teste do controlador de ação integral
4.1.7
Bloco de ajuste de ganho
A figura 4.17 apresenta o circuito AmpOp do bloco de ajuste de ganho. Este bloco tem a
função de otimizar o sinal saı́da do circuito analógico, fornecendo uma resposta adequada.
Vcc
Spi
R16
R18
R17
Teta_off
R19
Figura 4.17: Circuito AmpOp do bloco de ajuste de ganho.
O sinal de saı́da do controlador PI, correspondente ao ponto Spi, é conectado ao AmpOp em
configuração somador. O ganho do somador é dado por R18 /R17 , sendo R17 = R16 e o resistor
R19 = R18 //R16 //R17 . A fonte Vcc fornece um valor de tensão extra na entrada do AmpOp para
ajustar o sinal de saı́da.
Assim, os valores do ganho R18 /R17 e da fonte Vcc , permitem ajustar a saı́da do circuito
analógico de acordo com o valor desejado, de modo a atingir a melhor resposta para o sistema
de controle.
70
O sinal de saı́da do circuito controlador analógico, representado pelo ponto T etaof f na figura
4.17, é o equivalente em tensão ao ângulo de desligamento θof f das chaves do conversor HB.
4.2
Simulações do circuito de CDP-MD analógico
A simulação do circuito de CDP-MD tem o objetivo de verificar se o mesmo consegue fornecer
um sinal de saı́da correspondente ao ângulo θof f , quando inseridos os sinais de referência de
potência e o sinal de potência atual medida pelo sistema. Como já foi mencionado anteriormente,
para verificar os resultados obtidos pelas simulações, foi utilizado um modelo matemático de
referência, desenvolvido através do software Matlab/Simulink projetado por (BARROS, 2012).
Para realizar as comparações entre os modelos matemático e analógico e checar as respostas
do circuito ASIC foi inserido um sinal de onda, correspondente ao sinal de potência de referência, na entrada do bloco de controle do modelo matemático. O bloco de controle por sua
vez, forneceu o sinal do ângulo de desligamento θof f e o valor de potência atual gerada pelo
sistema. Basicamente, o sistema de controle atua sobre a potência gerada pelo GRV, buscando
convergir ao mesmo sinal de referência de potência (valor de set-point) preestabelecido, através
do acionamento do ângulo θof f .
A figura 4.18 apresenta o sinal de potência de referência Pref e da potência atual gerada pelo
sistema P , enquanto a figura 4.19 mostra o sinal de saı́da do bloco de controle, correspondente
ao ângulo θof f . Esses sinais gerados pelo modelo matemático serão utilizados como modelo de
referência para verificar a simulação computacional do circuito de controle analógico.
5500
5000
4500
Potência (W)
4000
3500
3000
2500
Pref
2000
P
1500
0.4
0.6
0.8
1
1.2
1.4
1.6
T empo (s)
1.8
2
2.2
2.4
Figura 4.18: Modelo de referência dos sinais de Pref e P .
O sinal de referência de potência, Pref , que pode ser visto pela figura 4.18, possui uma
forma de onda com variações na potência ativa e no fator de potência, de acordo com o seguinte
padrão: A potência ativa começa em 2,5 kW. No instante de tempo de 0,4s ela se altera para
5 kW. Novamente, no instante de 1,0s ela se altera para 2,5 kW. No instante de 1,5s ela muda
para 3,75 kW. Finalmente, em 2,0s ela retorna ao seu valor inicial. Outro fator importante a
ser destacado, é que o sistema de controle só começa a se estabilizar a partir de 0,3s, sendo este
71
15
14.5
Ângulo Teta (º)
14
13.5
13
12.5
12
0.4
0.6
0.8
1
1.2
1.4
Tempo (s)
1.6
1.8
2
2.2
2.4
Figura 4.19: Modelo de referência do sinal de saı́da θof f .
o tempo necessário para a magnetização da máquina elétrica e o instante de tempo entre 0 e
0,3s será desconsiderado na análise.
Para realizar a simulação do controlador analógico foram inseridos os mesmos sinais de Pref
e P da figura 4.18, no bloco de entrada do circuito. O primeiro passo foi transformar os sinais
de Pref e P em valores compatı́veis de tensão. Como os sinais variam numa faixa entre 0 5,1 kW, eles foram multiplicados por (1/6 kW). Para evitar possı́veis saturações nos AmpOp’s
do circuito analógico, os sinais de entrada foram referenciados em 0,3V. Portanto, os sinais de
Pref e P foram multiplicados por um fator de 5X10−5 V /W , que corresponde a (1/6 kW )∗0, 3V ,
e foram inseridos nos dois buffers do bloco isolador de entrada.
O processamento do erro entre os sinais de entrada é realizado pelo AmpOp subtrator. O
sinal de Pref que é conectado à entrada positiva do AmpOp, será subtraı́do pelo sinal de P
conectado à entrada inversora. A figura 4.20 apresenta a saı́da Sep do subtrator do circuito
analógico, que corresponde ao erro entre os sinais de P ref e P da figura 4.18.
Podemos observar que os picos de erros ocorrem nos instantes de tempo de 0,4s, 1s, 1,5s e
2,0s, pontos estes de transição do sinal de potência de referência. Esses valores de erros são
processados pelo sistema de controle para atualizar o ângulo de desligamento das chaves do
conversor de potência, permitindo que a potência atual atinja o valor de set-point.
O bloco de cálculo da derivada do erro, presente na relimentação da malha de controle,
executa a derivada do sinal de erro Sep multiplicado pela constante de ganho derivativo kd ,
através do AmpOp diferenciador seguido por um AmpOp de realimentação negativa e ganho
unitário. A saı́da do bloco derivativo Sder pode ser vista pela figura 4.21.
Os sinais de saı́da de erro Sep e da derivada do erro Sder são somados por um AmpOp
somador, formando assim a superfı́cie de chaveamento do circuito ASIC, dada pela equação
(2.5). A figura 4.22 mostra o sinal de saı́da do AmpOp somador, correspondente ao ponto Ss,
com a soma dos sinais Sep e Sder.
O circuito anti-windup tem a função de truncar o sinal de Ss em uma faixa de valores
predeterminados, evitando assim a saturação do circuito integrador. A figura 4.23 apresenta o
72
150,0m
100,0m
Sep (mV)
50,0m
0,0
-50,0m
-100,0m
Erro entre P
ref
eP
-150,0m
0,0
0,5
1,0
1,5
2,0
2,5
Tempo(s)
Figura 4.20: Saı́da do AmpOp subtrator, correspondente ao sinal de erro Sep entre Pref e P .
1,2
1,0
0,8
Sder(V)
0,6
0,4
0,2
0,0
Saída do diferenciador
-0,2
0,0
0,5
1,0
1,5
2,0
2,5
Tempo(s)
Figura 4.21: Saı́da do bloco diferenciador do circuito ASIC, correspondente ao ponto Sder.
0,2
0,0
-0,2
Ss(V)
-0,4
-0,6
-0,8
-1,0
-1,2
Superfície de chaveamento Ss
-1,4
0,0
0,5
1,0
1,5
2,0
2,5
Tempo(s)
Figura 4.22: Saı́da do AmpOp somador, correspondente ao ponto Ss.
73
gráfico da saı́da do circuito anti-windup, correspondente ao ponto Saw. Pelo gráfico pode-se
observar que o circuito funcionou perfeitamente, limitando os valores entre -0,1V e +0,1V.
0,10
Saw(V)
0,05
0,00
-0,05
Saída do circuito anti-windup
-0,10
0,0
0,5
1,0
1,5
2,0
2,5
Tempo(s)
Figura 4.23: Saı́da do circuito anti-windup, correspondente ao ponto Saw.
O sinal Saw é conectado ao bloco do controlador PI no circuito de ação proporcional, que
multiplica o sinal de erro por uma constante kp . A figura 4.24 apresenta o gráfico de saı́da do
controlador de ação proporcional, correspondente ao ponto Sp, com um ganho de 1, 7 aplicado
aos erros do sinal Saw.
0,20
Saída do circuito proporcional
0,15
0,10
Sp(V)
0,05
0,00
-0,05
-0,10
-0,15
-0,20
0,0
0,5
1,0
1,5
2,0
2,5
Tempo(s)
Figura 4.24: Saı́da do circuito de ação proporcional, correspondente ao ponto Sp.
O sinal de saı́da Sp, correspondente à saida do controlador de ação proporcional, é conectado
ao circuito AmpOp contrololador de ação integral. O circuito integra o sinal de erro ao longo do
tempo, multiplicando-o por uma constante de ganho ki . A figura 4.25 apresenta o gráfico de saı́da
do circuito integrador, correspondente ao ponto Spi, que representa o ângulo de desligamento
θof f , ou seja, a resposta do controlador ASIC analógico devido a ação proporcional+integral
aplicada à superfı́cie de chaveamento S.
74
-0,1
-0,2
-0,3
Spi(V)
-0,4
-0,5
-0,6
-0,7
Saída do integrador
-0,8
0,0
0,5
1,0
1,5
2,0
2,5
Tempo(s)
Figura 4.25: Saı́da do circuito de ação integral, correspondente ao ponto Spi.
Para verificar se a saı́da do circuito ASIC conseguiu convergir ao mesmo ângulo θof f do
modelo matemático, através dos sinais de entrada Pref e P da figura 4.18, a saı́da do bloco do
controlador PI é conectada ao bloco de ajuste de ganho.
Para projetar esse bloco de ajuste de ganho, foi considerado uma análise a partir do instante de tempo de 0,3s, sendo este ponto onde o sistema de controle se estabiliza. O sinal de
saı́da apresentado pela figura 4.19 foi transformado em valores compatı́veis de tensão, sendo
multiplicado por um fator de (1 V/10 o ).
Analisando o gráfico da figura 4.19 já convertida em tensão e a partir do instante de tempo
de 0,3s, pode-se observar que o sinal possui uma amplitude de 300 mV, sendo seu valor mı́nimo
de 1,2 V e seu valor máximo de 1,5 V. Pelo gráfico da figura 4.25, o sinal possui uma amplitude
de −644 mV , sendo seu valor mı́nimo de -764 mV e seu valor máximo de -120 mV.
Dividindo a amplitude do sinal do modelo matemático pela amplitude do ASIC, temos
(300 mV / − 644 mV ) = |-0,47|, sendo esse valor o ganho do circuito AmpOp. Portanto, foram
definidos os seguintes valores de resistores para o bloco de ajuste de ganho: R17 = R16 = 10kΩ e
R18 = 4, 7kΩ. Para realizar a comparação entre os ângulos θof f , a fonte Vcc foi definida através
da divisão do valor mı́nimo do sinal de saı́da do modelo matemático, pelo valor de ganho do
circuito AmpOp do bloco de ajuste de ganho, sendo Vcc = 1, 2V /−0, 47 = −2, 55V . Após alguns
ajustes computacionais, foram definidos os seguintes valores: R17 = R16 = 10kΩ, R18 = 4, 6kΩ,
R19 = 2, 4kΩ e Vcc = −2, 50V .
A figura 4.26 apresenta o sinal de saı́da do circuito ASIC correspondente ao ângulo de
desligamento θof f .
A figura 4.27 apresenta o gráfico de comparação entre os ângulos de desligamento θof f ,
obtidos através do circuito controlador analógico e do modelo de referência da figura 4.19. A
análise começa a partir do instante de tempo de 0,3s.
O intervalo de tempo entre 0,3s e 1,5s representa o tempo incial de magnetização da máquina
e o sistema de controle analógico apresenta uma diferença em relação ao modelo matemático, que
é compensado pelo ganho de tensão no bloco de ajuste de ganho. No instante de tempo de 1,5s,
o controle analógico se estabiliza e consegue convergir perfeitamente com o modelo matemático.
75
1,50
1,45
Teta off(V)
1,40
1,35
1,30
1,25
Saída do ASIC
1,20
0,0
0,5
1,0
1,5
2,0
2,5
Tempo(s)
Figura 4.26: Saı́da do circuito ASIC, correspondente ao ângulo de desligamento θof f .
2,0
1,8
Ângulo Teta(V)
1,6
1,4
1,2
1,0
0,8
0,6
Teta_off do Circuito Analógico
Referência de Teta_off
0,4
0,5
1,0
1,5
2,0
2,5
Tempo(s)
Figura 4.27: Comparação entre os ângulos θof f do circuito analógico e do sinal de saı́da do
modelo de referência.
Assim, o correto seria analisar a resposta de controle analógico a partir do intervalo de tempo
de 1,5s, porém, devido algumas limitações do modelo matématico, não foi possı́vel gerar uma
simulação para um tempo maior que 2,5s, e o trabalho optou por gerar a simulação nesse
intervalo de tempo entre 0,3s a 2,5s.
Portanto, pode-se concluir que o ASIC analógico para o controle por modos deslizantes,
implementado neste trabalho através de um arranjo ótimo de AmpOp’s CMOS, conseguiu convergir ao mesmo ângulo de desligamento θof f obtido através do modelo matemático.
A análise do gráfico da figura 4.27 mostra que os valores do ângulo θof f obtidos via simulação
computacional do ASIC estão próximos do modelo de referência, apresentando uma baixa taxa
de erros, que são totalmente aceitáveis para o projeto. Esta análise mostra que o desempenho
do circuito ASIC proposto é muito bom, sendo totalmente operacional e pode ser usada em uma
planta real que utilize este tipo de técnica de controle do GRV.
4.3
76
Projeto de layout do ASIC
Finalizada as etapas de projeto e simulações do ASIC analógico, o próximo passo foi o
desenvolvimento do projeto de layout do dispositivo. O layout do ASIC será realizado com base
no esquemático da figura 4.2, utilizando o layout do AmpOp apresentado no capı́tulo 3.
A figura 4.28 apresenta o layout completo do ASIC analógico. Todos os resistores do esquemático da figura 4.2 foram integrados e conectados internamente aos AmpOp’s, utilizando os
materiais RPoly2 e RPolyH.
Figura 4.28: Layout do ASIC.
Para realizar as conexões internas entre os AmpOp’s e as trilhas de sinais e alimentação,
foram utilizadas três camadas de metais. O metal1, de cor azul, é usado principalmente no
projeto do AmpOp individual para conectar os transistores próximos entre si e para rampas
que evitam o cruzamento entre duas trilhas de metal2. O metal2, de cor branca, foi utilizado
para a conexão entre os AmOp’s e entre os resistores. Para fazer a conexão entre a camada de
metal1 e metal2 foi utilizado a camada via1. Para a alimentação (VDD/VSS) dos AmpOp’s foi
utilizada uma trilha de metal3, de cor amarela. Para realizar a transição entre metal2 e metal3
usa-se a camada via2.
A figura 4.29 apresenta em detalhes um dos buffers de entrada com suas conexões e ao lado
uma figura ampliada dos cruzamentos entre as camadas de metais.
Na figura 4.29(b) pode-se observar a imagem ampliada das trilhas de alimentação e de
conexão entre os elementos do próprio AmpOp. O metal3 (de cor amarela) é utilizado para
formar a trilha de VDD. Os pads de cor rosa da figura são as camadas de via1 para o conexão
entre o metal1 (trilha azul) e o metal2 (trilha branca). Para formar a trilha de VDD de metal3
é necessário utilizar a camada de via2 (representada pelos pads vermelhos na figura), fazendo a
conexão entre o metal2 e metal3.
A figura 4.30 apresenta em detalhes o AmpOp subtrator e suas conexões e ao lado uma
imagem ampliada de um dos resistores. O resistor possui o valor de 10kΩ e foi construı́do
utilizando o material RPolyH.
A figura 4.31 apresenta o layout completo do CI do controlador por modos deslizantes já
com o anel de pinos de contato. O CI possui 10 AmpOp’s, 25 resistores integrados e 11 pinos,
77
Trecho Ampliado
Entrada
do
sinal
de P
Saída do buffer
Trilha de VSS
(a) buffer de entrada do CI.
(b) Conexão das trilhas do CI.
Figura 4.29: Detalhes do buffer de entrada e suas conexões.
(a) AmpOp subtrator.
(b) Resistor ampliado.
Figura 4.30: Detalhes do AmpOp subtrator e seus resistores.
onde, a função de cada um está especificada na tabela 4.1, começando pelo pino 1 e seguindo
em sentido horário.
Pino1
Figura 4.31: Layout do CI completo. (1,63 x 1,28 = 2,09mm2 ).
78
Tabela 4.1: Disposição dos pinos do CI
Pinos do CI
1
2
3
4
5
6
7
8
9
10
11
Função
Tensão de alimentação VDD
Pino de entrada para o terminal 1 do capacitor Cder
Pino de entrada para o terminal 2 do capacitor Cder
Pino de sinal de saı́da do CI correspondente ao ângulo θof f
Pino de GND
Fonte externa para alimentação de Vcc
Pino de entrada para o terminal 2 do capacitor Cint
Pino de entrada para o terminal 1 do capacitor Cint
Tensão de alimentação VSS
Entrada de sinal da potência de referência Pref
Entrada de sinal da potência atual P
As tensões VDD, Vcc (utilizada no bloco de ajuste de ganho) e VSS, utilizadas para alimentação, serão realizadas através de fontes de tensão externas, que serão conectadas aos pinos
1(VDD), 6(Vcc ) e 9(VSS).
Como os capacitores Cder e Cint dos AmpOp’s diferenciador e de ação integral, repectivamente, são muito grandes para serem integrados, eles precisam ser conectados externamente
através dos pinos 2 e 3 (para o capacitor Cder ) e dos pinos 7 e 8 (para o capacitor Cint ).
O pino 5 foi utilizado como GND e está conectado a todos os terminais que necessitam de
aterramento, conforme pode ser observado pelo esquemático da figura 4.2.
As entradas de sinais do CI serão realizadas pelos pinos 10 (para entrada de sinal da potência de referência Pref ) e 11 (para entrada de sinal da potência atual P ) e o sinal resultante,
correspondente ao ângulo θof f será realizado pelo pino 4.
Capı́tulo
5
Conclusões e Trabalhos Futuros
5.1
Conclusões
Neste trabalho foi apresentado o projeto de um ASIC CMOS para o controle direto de
potência, através da técnica de controle por modos deslizantes para um GRV, para aplicações
em sistemas de geração eólica.
No capitulo 3 é apresentado o bloco básico do ASIC, dado pelo projeto de um AmpOp
CMOS. Após a definição de sua arquitetura interna e otimização dos valores dos componentes,
foram realizadas diversas simulações com o objetivo de levantar seus parâmetros de operação.
Os resultados de simulações confirmaram seu excelente funcionamento em todos os parâmetros
analisados e o projeto do AmpOp CMOS rail-to-rail desenvolvido no trabalho mostrou-se apto
para implementação do circuito ASIC.
O circuito ASIC completo foi apresentado pelo capı́tulo 4. O circuito foi implementado por
um arranjo otimizado dos amplificadores operacionais CMOS desenvolvidos no capı́tulo 3, e
seu resultado de simulação demonstrou que o circuito conseguiu convergir ao mesmo ângulo de
desligamento θof f do modelo matemático utilizado como referência, confirmando sua eficácia.
Assim, o circuito controlador por modos deslizantes analógico, que realiza o controle direto de
potência do gerador de relutância variável em sistemas de geração eólica, mostrou-se eficiente
e totalmente operacional. Por último, o projeto de layout do ASIC completo foi apresentado,
no qual, almeja-se a fabricação de um protótipo se houver recursos do programa Multi-Usuário
(PMU-FAPESP).
5.2
Trabalhos Futuros
Como sugestões de trabalhos futuros, o autor propoem:
• A implementação prática do modelo de controle apresentado em (BARROS, 2012) por
meio de um DSP (Digital Signal Processor );
• A implementação prática do protótipo de CI de controle analógico desenvolvido no trabalho;
79
Capı́tulo 5. Conclusões e Trabalhos Futuros
80
• As comparações entre os resultados obtidos pelo DSP e pelo CI.
5.3
Publicações
B. C. Dias, E. Bolzan, J. A. T. Altuna, A. J. Sguarezi Filho, C. E. Capovilla. CMOS
ASIC Proposal for Control of Switched Reluctance Wind Generators. WSEAS Transactions on
Circuits and Systems, 2014.
B. C. Dias, E. Bolzan, A. J. Sguarezi Filho, C. E. Capovilla, J. A.T. Altuna. Proposta de
um ASIC em Tecnologia CMOS 0, 35µm para o Controle Direto de Potência de Aerogeradores
de Relutância Variável. INDUSCON 2014, 2014.
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PROPOSTA DE UM ASIC CMOS PARA O CONTROLE DE

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