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Überblick über Frequenz-Synthesizer LNA Band Pass Filter Frequency Synthesizer Duplexer Filter PA Band Pass Filter Roland Pfeiffer 14. Vorlesung Channel Selection Design eines Frequenz-Synthesizers Ihr Chef stellt Ihnen die Aufgabe, einen Frequenz-Synthesizer für Mobilfunkfrequenzen zu designen. Ihre Aufgabe: -Aufgaben des Frequenz-Synthesizers -Meßgrößen des Frequenz-Synthesizers -verschiedene Frequenz-SynthesizerArchitekturen aus Veröffentlichungen Design eines Frequenz-Synthesizers Aufgaben des Frequenz-Synthesizers Ein Frequenzsynthesizer soll eine hohe Frequenzgenauigkeit aufweisen GSM-Standard: Frequenzgenauigkeit von 0,1 ppm !! GSM 900 MHz Frequenzgenauigkeit von 90 Hz!! aufgrund von Fertigungsabweichungen ist diese Frequenzgenauigkeit nicht mehr mit einem VCO realisierbar Frequenzsynthesizer „um den VCO herum“ LNA enthält VCO Band Pass Filter Frequency Synthesizer Duplexer Filter PA Band Pass Filter Channel Selection Aufgaben des Frequenz-Synthesizers Ein Frequenzsynthesizer soll eine hohe Frequenzgenauigkeit aufweisen über die Kanäle abstimmbar sein schnellen Frequenzwechsel gestatten Aufgaben des Frequenz-Synthesizers schneller Frequenzwechsel: wichtig bei gleichzeitiger Nutzung eines Synthesizer im RX- und TX-Pfad bei Time-Division Multiple Access (z.Bsp. GSM) LNA Band Pass Filter Frequency Synthesizer Duplexer Filter PA Band Pass Filter Channel Selection Aufgaben des Frequenz-Synthesizers Ein Frequenzsynthesizer soll eine hohe Frequenzgenauigkeit aufweisen über die Kanäle abstimmbar sein schnellen Frequenzwechsel gestatten Störfrequenzen („Seitenbänder“) unterdrücken Aufgaben des Frequenz-Synthesizers Unterdrückung von Störfrequenzen („Seitenbändern“) Grund: Störer Gewünschtes Signal RF Eingang Synthesizer Ausgang LO wIF w1-wLO w INT-wS wINT w Seitenband wLO wS IF Ausgang w1 w w Aufgaben des Frequenz-Synthesizers Ein Frequenzsynthesizer soll eine hohe Frequenzgenauigkeit aufweisen über die Kanäle abstimmbar sein schnellen Frequenzwechsel gestatten Störfrequenzen („Seitenbänder“) unterdrücken selber kein Rauschen hinzufügen Aufgaben des Frequenz-Synthesizers Rauschen im Ausgangssignal Naher Sender Transmit: Gewünschtes Signal w1 w2 w Receive: Störer Gewünschtes Signal LO Ausgang w0 Herabgemischte Signale w w „reciprocal mixing“ Aufgaben des Frequenz-Synthesizers Ein Frequenzsynthesizer soll eine hohe Frequenzgenauigkeit aufweisen über die Kanäle abstimmbar sein schnellen Frequenzwechsel gestatten Störfrequenzen („Seitenbänder“) unterdrücken selber kein Rauschen hinzufügen bei homodyne Transmitter: „Injection locking“ Homodyne-Sender „Injection locking“ durch Modulation I fM ≠ f0 f0 PA VCO fM(odulation) w Q VCO rotes Handy natürliche Frequenz f0 VCO rotes Handy auf fM abgelenkte Frequenz Koppelung auf VCO steigt f fMf0 f fMf0 f fMf0 f Aufgaben des Frequenz-Synthesizers Frage: Was für eine Spezifikation halten Sie für die wichtigste ? Ein Frequenzsynthesizer soll eine hohe Frequenzgenauigkeit aufweisen über die Kanäle abstimmbar sein schnellen Frequenzwechsel gestatten Störfrequenzen („Seitenbänder“) unterdrücken selber kein Rauschen hinzufügen bei homodyne Transmitter: „Injection locking“ Prinzip der PLL-Schaltung aufgrund Frequenzgenauigkeit: Phase Locked Loop (PLL) andere Problematiken zweitrangig Gliederung Problemstellung, Aufgaben, Meßgrößen Prinzip der Phase-Locked-Loop (PLL)-Schaltung „Standard“-PLL, „Charge-Pump“-PLL Erzeugung höherer Frequenzen Integer-N-PLL Fractional-N-PLL Dual-Loop-PLL andere Art der Frequenzsynthese: Direct-Digital-Synthesis Zusammenfassung Literaturhinweise Prinzip der PLL-Schaltung Name: Phase-Locked-Loop-Schaltung „Phasen-Konstant-Schleife“: Phasen-Differenz zwischen zwei Signalen ist konstant d 1 - 2 0 dt Sinn: frequenzmäßige Synchronisation von diesen zwei Signalen Warum? Beziehung Phasendifferenz-Frequenz: d 1 - 2 1 - 2 w1 - w2 w1 - w2 dt 0 t d 1 - 2 also 0 w1 w 2 !!! dt Prinzip der PLL-Schaltung „Standard“-PLL-Schaltung: x(t) Phase Detector Low-Pass Filter VCO Vout Phase Detector Df Vout Df t x(t) LPF Output ideales Verhalten des Phasen-Detektors !! t y(t) PD Output y(t) Df t t KPD Df t reales Verhalten des digitalen Phasen-Detektors !! Prinzip der PLL-Schaltung „Standard“-PLL-Schaltung: X(t) Phase Detector Low-Pass Filter y(t) VCO Vout Phase Detector Vout -2 +2 t Df ideales Verhalten des Phasen-Detektors !! je besser der Phasendetektor, desto besser der "lock range" Prinzip der PLL-Schaltung Verbesserte Phasen-Detektor (erlaubt erweiterten „Lock Range“): Phasen/Frequenz-Detektor (PFD) A B QA PFD QB Frequenz(A)=Frequenz(B) Frequenz(A)=Frequenz(B) aber Phase(A)=Phase(B) A A B B QA QA QB QB t t - Q positiv flankengetriggert bezüglich A und B (Beispiel: QA positive Flanke High, dann B positive Flanke Low) - Beispiel zuerst positive Flanke A, wenn B zuerst positive Flanke QB aktiv - bei ungleicher Frequenz bleiben Q länger im High-Zustand als bei ungleicher Phase schnelleres Einrasten Prinzip der PLL-Schaltung Verbesserte Phasen-Detektor (erlaubt erweiterten „Lock Range“): Phasen/Frequenz-Detektor (PFD) A QA PFD B QB Charakteristik des PFD bei Frequenz(A)=Frequenz(B): Vout=QA-QB Vout -4 -2 +2 +4 Df Prinzip der PLL-Schaltung Phasen/Frequenz-Detektor (PFD) Aufbau einer „Charge-Pump-PLL“ x(t) Phase Detector Low-Pass Filter y(t) VCO VDD Schaltungstechnik II Prof. Maurer x(t) PFD VCO CP y(t) Prinzip der PLL-Schaltung Frage: Sie haben einen Quarz-Generator mit 150 MHz als Eingangsfrequenz zur Verfügung, wollen aber 900 MHz erzeugen ! Was tun ? Antwort: ?? 150 MHz fREF 900 MHz Phase Detector Low-Pass Filter VCO fout 900 MHz Prinzip der PLL-Schaltung Frage: Sie haben einen Quarz-Generator mit 150 MHz als Eingangsfrequenz zur Verfügung, wollen aber 900 MHz erzeugen ! Was tun ? Antwort: Frequenzteiler in der Rückführung zum Erzeugen einer höheren Frequenz als der Eingangsfrequenz Low-Pass Filter Phase Detector 150 MHz :M 150 MHz fREF wOUT M w IN VCO fout 900 MHz Prinzip der PLL-Schaltung durch Setzen des Frequenzteilers: Kanalwahl möglich !! fREF Phase Detector Low-Pass Filter VCO :M Modulus Selection LNA Band Pass Filter Frequency Synthesizer Duplexer Filter PA Band Pass Filter Channel Selection fout Prinzip der PLL-Schaltung t Definition: f OUT f 0 k f CH Beispiel GSM Receive: ... f f 0 935 MHz Anfangsfrequenz k 0..123 Kanalnummer f CH 200 kHz Kanalbreite k 0 k 1 k 2 f 0 935 MHz ... ...... ...... k 3 k 4 k 5 f CH 200 kHz f Gliederung Problemstellung, Aufgaben, Meßgrößen Prinzip der Phase-Locked-Loop (PLL)-Schaltung „Standart“-PLL, „Charge-Pump“-PLL Erzeugung höherer Frequenzen Integer-N-PLL Fractional-N-PLL Dual-Loop-PLL andere Art der Frequenzsynthese: Direct-Digital-Synthesis Zusammenfassung Literaturhinweise Integer-N-PLL Integer-N-PLL: fref=fCH Name „Integer-N“: nur Vielfache von fref = fCH als Ausgangsfrequenz fOUT möglich !! f OUT f 0 M - M L f CH f 0 M - M L f R ef wobei f 0 M L f R ef fCH= fREF Phase Detector Low-Pass Filter :M Modulus Selection M L ... M H z.Bsp. GSM fCH= fREF=200kHz VCO fout Integer-N-PLL Beurteilung von Integer-N-PLL: Vorteil: fCH= fREF Low-Pass Filter Phase Detector :M -“relative“ Einfachheit Nachteile (unter anderem): Modulus Selection - „hoher“ Zeitbedarf zum Frequenzwechsel - Seitenbänder „reference spurs“ VCO fout Integer-N-PLL generierte Frequenz Schaltungstechnik II Prof. Maurer f Integer-N-PLL Nachteil: Seitenbänder „reference spurs“ Ausgänge QA, QB: gleich große Ladungen idealerweise kein Effekt!! A B QA PFD QB VDD IP A B QA S1 x S2 IP CP real: „charge injection mismatch“ kleine Spannung am VCO-Eingang Korrektur periodischer Vorgang mit fref = fCH „reference spurs“ QB t S1 S2 generierte Frequenz IP q1 x q2 IP CP f Seitenbänder im Abstand von fRef Aufgaben des Frequenz-Synthesizers Unterdrückung von Störfrequenzen („Seitenbändern“) Grund: Störer Gewünschtes Signal RF Eingang Synthesizer Ausgang LO wIF w1-wLO w INT-wS wINT w Seitenband wLO wS IF Ausgang w1 w w Integer-N-PLL Nachteil: Seitenbänder „reference spurs“ Frage: Wie schaffen Sie Abhilfe gegen die „reference spurs“ ? Antwort: ?? fREF = fCH Phase Detector generierte Frequenz Low-Pass Filter :M VCO fout f Seitenbänder im Abstand von fRef Integer-N-PLL Nachteil: Seitenbänder „reference spurs“ Frage: Wie schaffen Sie Abhilfe gegen die „reference spurs“ ? Antwort: Abhilfe durch hohes C im Tiefpassfilter, aber dadurch „hoher“ Zeitbedarf zum Frequenzwechsel fREF = fCH Phase Detector Low-Pass Filter :M Modulus Selection VCO generierte Frequenz fout f Seitenbänder im Abstand von fRef Prinzip der PLL-Schaltung Frequenzsprung von PLL-Schaltung: w0 w0 Dw x(t) Y(t) PD Output LPF Output t0 fREF Phase Detector t Lock Transient Low-Pass Filter VCO fout :M Lock Transient Modulus Selection t Integer-N-PLL Nachteil: „hoher“ Zeitbedarf zum Frequenzwechsel Lock Transient „Settling time“: Zeit während Lock Transient t „Settling time“ „loop bandwith“ „loop bandwith“ bei Charge-Pump-PLL: etwa ein Zehntel von fRef = fCH (z. Bsp. GSM fCH=200 kHz „loop bandwith“ =20 kHz) „settling time“ zu groß ?? Integer-N-PLL Nachteil: „hoher“ Zeitbedarf zum Frequenzwechsel Beispiel: maximaler Frequenzwechsel: Sprung von ML auf MH: Divider Modulus NP+S VVCO NP+1 w0 Receive Empfangener Kanal Gewünschter Kanal w0 w0 t führt zu: w w w Transmit Gesendeter Kanal Nachbarkanal w Gewünschter Kanal Nachbarkanal w Integer-N-PLL Alternative zu „Integer-N-PLL“: - „Fractional-N-PLL“ - „Dual-Loop-Architektur“ - „Direct Digital Synthesis“ Fractional-N-PLL Name: Fractional-N-PLL „Bruchteile“ von fRef größere fRef , niedrige „settling time“ möglich !! Prinzip: fREF Phase Detector Low-Pass Filter VCO :M Pulse Remover Modulus Selection Remove fout Vx Vy t Vy: nicht mehr periodisch, aber etwas niedrige Frequenz gegenüber VX Nachteil: „fractional spurs“ Fractional-N-PLL Schaltungstechnik II Prof. Maurer Dual-Loop-Architektur Prinzip der Dual-Loop-Architektur: PLL1: PLL2: feste Frequenz abstimmbar zur Kanalselektion Ausgangssignale beider PLLs: Additionsstufe fref1 PLL1 fC Frequency Adder fref2 PLL2 Channel Selection Mfref2 fC + Mfref2 Direct Digital Synthesis Direct Digital Synthesis (DDS): Ausgangsfrequenzen rein digital Prinzip: t t Set Counter ROM DAC LPF t Clock t Direct Digital Synthesis Veränderung der Frequenz: „Set“-Eingang t Set „hoch“ Set Counter ROM DAC LPF t Clock t t Set „niedrig“ Set Counter ROM DAC LPF t Clock t Direct Digital Synthesis Vorteil der Direct Digital Synthesis: -geringes Phasenrauschen als VCO -sehr frequenzgenau -kurze „settling time“ bei Frequenzänderung -kontinuerlicher Phasenübergang bei Frequenzwechsel im Ausgangssignal (für manche Modulationsarten wichtig) -direkte Modulation möglich (Modulationssignal auch in digitaler Form vorhanden) t t Set Counter ROM DAC LPF t Clock t Direct Digital Synthesis Frage: Nachteil der Direct Digital Synthesis ?? t t Set Counter ROM DAC LPF t Clock t Direct Digital Synthesis Nachteil der Direct Digital Synthesis: -Nyquist-Theorem: mindenstens 2 · fout= fClock !! (Rechteckimpulse) real ungefähr 3-4 · fout= fClock !! (Rechteckimpulse) Beispiel: GSM: 3-4 · 900MHz=2,7-3,6 GHz Geschwindigkeitsproblem !! -DAC im GHz-Bereich in CMOS ?? t t Set Counter ROM DAC LPF t Clock t Direct Digital Synthesis Anwendung im GHz-Bereich (Dual-Loop-Archetiktur mit DDS): variable Frequenz f1 DDS BPF PLL konstante Frequenz f2 f1+ f2 Direct Digital Synthesis Anwendung im GHz-Bereich: 2012 Analog Devices AD9914 http://www.analog.com/media/en/news-marketing-collateral/product-selection-guide/RF-IF-IC-ADI-Selection-Guide.pdf Direct Digital Synthesis Anwendung im GHz-Bereich: 2012 Analog Devices AD9914 http://www.analog.com/en/products/rf-microwave/direct-digital-synthesis/ad9914.html#product-overview Zusammenfassung Problemstellung Prinzip der Phase-Locked-Loop (PLL)-Schaltung „Standart“-PLL, „Charge-Pump“-PLL Erzeugung höherer Frequenzen Integer-N-PLL Fractional-N-PLL Dual-Loop-PLL andere Art des Frequenzsynthese: Direct-Digital-Synthesis Zusammenfassung Literaturhinweise Literaturhinweise Bücher: -B. Razavi, „RF Microelectronics“ ,Prentice Hall, 1998, ISBN 0-13-887571-5 -B.Razavi, „Challenges in the Design of Synthesizers for Wireless Applications“, Custom Integrated Circuits Conference 1997
