Frequenz Synthese

Frequenz Synthese
Keith Emerson’s Moog Synthesizer
© Roland Küng, 2013
1
Motivation Synthesizer
LO
20…800 MHz
Carrier
Kernspin Tomograph (MRT, MRI)
2
Motivation Synthesizer
Quad band GSM (800/900/1800/2100 MHz), WiMAX Basestation (2.6/3.5 GHz)
3
Historische Synthese
Bsp. CB – Funk 47 MHz
4
Moderne Synthese
XO
PLL
PLL
PLL
PLL = Phase Locked Loop
DDS = Direct Digital Synthesis
NCO = Num. Controlled Oscillator
XO = Quartz Oscillator
DDS
NCO
5
Phase Locked Loop Synthese
Gesucht: Quarzstabilität aber variable Frequenz incl. RF
Einfaches Grundprinzip: Regelkreis für Phase/Frequenz
6
Phasen- Detektor (PD)
Loop Filter (LF)
vom XTAL
zum VCO
LF
PD
cos(2πfRt+ϕR)
sin(2π(f0-fR)t+ϕ0- ϕR)
fR – f0
fR + f0
vd
fR
fR – f0
vom VCO
sin(2πf0t+ϕ0)
f0
Solange fR ≠f0: Mittelwert am Ausgang gleich Null d.h. nicht Frequenz-sensitiv
Für fR= f0 gilt jedoch:
v d = A ⋅ B ⋅ sin(ϕ0 − ϕR )
7
Linearer Phasen-Detektor
Mittelwert v d am Ausgang
cos(2πfRt+ϕR)
Vd
Vd (θe )
fR = f0
θe = ϕ0 − ϕR
sin(2πf0t+ϕ0)
• Vd besteht aus DC-Anteil und Anteil mit Frequenz 2·f0
• Tiefpass Filterung (=Mittelung) entfernt 2·f0 Anteil
Kennlinie: v d = A ⋅ B ⋅ sin( ϕ0 − ϕR ) = A ⋅ B ⋅ sin( θe )
• Je nach benötigter DC Spannung um den VCO auf f0 zu bringen,
stellt sich ein Phasenfehler zu fR ein.
• Bei hoher Loop Verstärkung sind VCO und Referenz etwa 900 versetzt
• Nachteil: Gain KPD abhängig von Amplituden A und B der Signale
8
Linearer Phasen-Detektor
cos(2πfRt+ϕR)
Vd
fR ≠ f0
sin(2πf0t+ϕ0)
• Vd besteht aus fR - f0 und Anteil mit Frequenz fR + f0 .
• Tiefpass entfernt fR + f0 Anteil, es verbleibt ∆ω = 2·π·(fR - f0) .
• Im so genannten Lock-in Bereich |∆ω| < ∆ωL zieht Vd den VCO direkt auf fR.
• Ist |∆ω| > ∆ωL schwingt der PLL nicht schnell genug ein, es findet aber bis zu
max. ∆ωP ein Ziehvorgang (Pull-in) statt, der mehrere Perioden dauert.
• Der Bereich in dem der eingerastete PLL die Phase regeln kann (Hold) ist ±∆ωH .
∆ωH
∆ωP
∆ωL
ω0
∆ωL < ∆ωP < ∆ωH
ω
9
Praktische Phasen-Detektoren PD
Detektor
Vd ist ein Signal mit variablem Tastverhältnis
Kennlinie gefiltert / Mittelwert
Gain PD Typ I
Multiplier/EXOR
TPD(s) = KPD = VDD/π
Vd ist ein Signal mit variablem Tastverhältnis
10
Digitaler Phasen-Detektor PD
Vorteil: Simple Digital Logik
Nachteile: • Ist kein echter Frequenz-Detektor, d.h.
• Rastet auch bei doppelter und mehrfacher Frequenz ein
• Restsignal der Summenfrequenz am VCO Eingang FM
11
Phasen/Frequenz–Detektor: PFD
VDD
Basiert auf Flanken-Detektion
mit Latch, D-Flip-Flops
Referenz
Phase Logic
Gain PD Typ II
PFD
TPD(s) = KPD = VDD /4π
VCO
0
OUT ist die meiste Zeit
abgetrennt, hochohmig
geringes Restsignal
UP
DOWN
VDD
High Z
0
12
PFD mit Charge Pump
Referenz
Loop Filter (AVG)
Phase Logic
Charge Pump
VCO
Fall: fVCO > fREF
Switch UP/ zu und UP offen
Switch DN/ und DN toggelt
C wird über Switch DN entladen
Freq. fVCO sinkt
Gain PD Typ II
PFD
TPD(s) = KPD = 2IREF /4π
Note: Switches Up/ und DN/ und OpAmp damit IREF immer fliessen kann
13
Voltage Controlled Oscillator VCO
z.B. Colpitts (Clapp) Oszillator in Kollektorschaltung
from
PFD/Loop Filter
RF output
Tank
Cc Koppel-C
f0 =
1
2π LC
C=
CC
C1C2
+ 0 VAR
C1 + C2 C0 + C VAR
14
Programmable Synthesizer
Loop Filter
fREF
R = 10
• Vergleichsfrequenz (hier 100 kHz) muss wegen des Phasendetektors im
Niederfrequenz-Bereich liegen
d.h. VCO Frequenz teilen auf Vergleichsfrequenz
• RF-Teiler (Divider, Prescaler) haben aus techn. Gründen (Speed, Jitter) ein
fixes Teilverhältnis R = N
Nachteil: Frequenz fest vorgegeben durch N
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Programmable Divider
fREF
R = M·N
• Tiefere Vergleichsfrequenz wählen (Loop wird langsamer!)
• Fixer Prescaler plus Prog. Divider R = M·N
Raster: M·fREF = M·30 kHz = 1.92 MHz
Ausgangsfrequenz M·N·fREF = N·1.92 MHz
16
Modulus Divider
So geht’s:
1. Prescaler uses /M+1
until A = 0
2. Prescaler uses /M
until N = 0
3. Pulse at Output
4. Preset A, N
A< N
R = (M+1)A + M(N-A) = M·N + A
Bsp.:
PD: fREF = 30 kHz
N=207, A = 51, M=64
N=207, A = 52, M=64
R = 64 · 207 + 51 = 13299
fo = 398.97 MHz
R = 64 · 207 + 52 = 13300
fo = 399.00 MHz
Raster = fREF = 30 kHz
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Berechnungs-Prinzip: PLL
fREF
PLL:
Schnitt Schleifenverstärkung VS(s)
VS (s) =
ϕDIV (s)
ϕe ( s)
VCO: Frequenz wird
integriert zu Phase!
ϕREF
1
s
1800
KF(s)
900 Marge weg!
LF: unterdrückt Vergleichsfrequenz
ϕDIV
Design Task:
Berechne VS(s) und stelle sicher, dass (mit Reserve) kein Oszillator entsteht
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Berechnungs-Prinzip: PLL
Barkhausen Kriterium:
Feedback System stabil, wenn
maximal 180 Grad
Phasendrehung auftritt bis
Schleifenverstärkung < 1 wird
90
90
∫
80
Phasen Marge VS
Pol
70
Zero
60
50
20 .log
Vs
Vs_marge
20 .log
20 .log
i
H
f
VS
40
i
Die Phasen Marge ermöglicht
auch in der Praxis Stabilität,
trotz unerwünschten
Phasendrehungen durch
Komponenten oder Layout
30
20
i
10
i
0dB / 00
0
10
20
30
40
40
19
0.01
0.016
0.1
1
f
10
100
79.577
Closed Loop Bandbreite
Hϕ (s) =
ϕDIV ( s)
ϕREF ( s)
Loop Gain
Closed Loop
(R=4500)
Phase Margin
Note: 3rd order PLL, Bsp. GSM (900 MHz/200 kHz)
Näherung
• Closed Loop Bandbreite ist etwa gleich der Frequenz für die gilt: |VS | = 1
• Einschwingzeit ist umgekehrt proportional zu dieser Bandbreite: τ ~ 1/ B
20
PLL 2nd Order Loop Filter LF
Mit 2. Ordnung ist es einfacher Stabilität zu erhalten
Zeitkonstanten:
τi =
K F ( s) =
1+ sτ2
1+ s(τ1 + τ2 )
1
ωi
Note:
For negative sign in KF(s)
exchange PD inputs
K F (s) = −K a
K F ( s) = −
1+ sτ2
1+ sτ1
1+ sτ2
sτ1
Relativ schlechte Filter um Vergleichstakt gut zu unterdrücken
RF: Rest FM im Spektrum. Mit PFD besser als mit EXOR PD
21
Design PLL 2nd Order
TVCO
VS
TLF
f1
f1
PLL Daumenregel
• Wahl der Loop Bandbreite: f3 festlegen, f3 << fR *
• Wahl von τ2: Knickfrequenz f2 um einen Faktor 2 - 5 tiefer als f3 ansetzen
• Erreichte Phasenmarge ist so auf der guten Seite (i.A. bei 5 am grössten)
• τ1 Berechnung: Bedingung VS (s = j2πf3 ) = 1 muss erfüllt sein
• Loop Filter: C wählen, R1, R2 aus τ1 und τ2 berechnen
* Je nach Wunsch der Einschwingzeit und Unterdrückung der Vergleichsfrequenz am PD Ausgang
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Loop Gain PLL 2nd Order
Vorteile Kompensation d.h. PLL 2. Ordnung:
+ Stabilität kontrollierbar
+ Unterdrückt Vergleichsfrequenz besser
- zu geringe Bandbreite Loop langsam
- zu geringe Bandbreite VCO Noise grösser
VS (s) = K PDK div
K VCO
K F ( s)
s
Spektrallinie Vergleichsfrequenz
Wahl:
Loop Bandbreite << fR
fR = Frequenzraster
The first-order loop (KF(s) = 1) has some drawbacks. If the PLL lowpass characteristic
should suppress noise in the input signal, it is necessary to reduce the loop gain and to
lower the cutoff frequency. However, the loop gain must be high to improve the
response speed and the frequency synchronization range. These two requirements
conflict and it is difficult to satisfy both at the same time in the first-order loop.
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Rest FM / Noise
Rauschanteile
(locked)
Typ. Spektrum
VCO noise innerhalb Loop Bandbreite ausgeregelt
Rest FM verursacht durch fR
Neuste Technik:
Fractional Synthesizer erlauben
fR > Frequenzraster
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Design Beispiel
Applikation: Referenz 100 Hz (Netz), Ausgangsfrequenz 51.2 kHz als Sampling Frequenz
Phasendetektor: Typ PFD Flanke, aussteuerbar über die volle Speisespannung VDD = 10 V.
KPD =
VDD = 0.796 [V/rad]
4π
VCO: einstellbare untere Frequenz fl und obere Frequenz fu für Steuerspannungen Vl = 0 V und
Vu = VDD = 10V . Für die Applikation mit 51.2 kHz wählt man zum Bsp. fl = 20 kHz und fu = 200 kHz
f u - f l = 1.13 ⋅ 5 [rad/Vs ]
=
2
π
10
K VCO
Vu - Vl
TVCO (s) =
K VCO
s
Teiler: Division durch R = 512
KDIV =
1 1
1
= =
R N 512
Loop Filter: Wahl lead-lag Filter mit KF(s):
1+ s R2 C
T(s) = K F (s) =
1+ s(R1 C + R2 C )
fREF
KF(s)
Eingesetzt in Formel für Loop Gain:
1 + s R2 C
1 1.13 ⋅ 105
⋅
⋅
V S = 0.796 ⋅
512
s
1+ s(R1 C + R2 C )
KDIV
25
Design Beispiel
• Wahl f3 = 2 Hz (für ansprechende 100 Hz Unterdrückung)
• Wahl C = 6.8 µF
• Wahl Faktor 4 für Daumenregel
f2 =
f3
1
= 0. 5 =
4
2π ⋅ R 2 C
1+ s R2 C
1 1.13 ⋅ 105
VS ( s = j2πf3 ) = 0.796 ⋅
⋅
⋅
=1
512
s
1+ s(R1 C + R2 C )
R2 = 47 kΩ
R1 = 680 kΩ
Plot z.B. mit MATLAB, Mathcad…
lVSl = 1
Marge = Differenz zu 1800
74.50
26
RF Synthesizer: 3rd Order PLL
2nd order LF
PFD
PFD&&2nd
2ndorder
orderLF
LF
PFD
VCO
VCO
fREF
27
Alle Übertragungsfunktionen
3rd Order PLL
1 + sR C
v (s)
1 + sT
0
1 1
1
=
= K F ( s)
Loop Filter PFD T(s) = i(s) = Z(s) =
C1C2
s(C1 + C2 )(1 + sR1
) s T3 (1 + sT2 )
C1 + C2
VCO
Divider
K VCO 1 2π ( fhigh − flow )
TVCO (s) =
=
s
s ( Vhigh − Vlow )
TDIV (s) = K div
Phase Detector PFD
KF(s)
1
1
= =
R NM
TPD (s) = K PD =
2 ⋅ IREF
4π
KDIV
K VCO
K
(1 + sT1 )
K F (s) = K PDK div VCO
s
s sT3 (1 + sT2 )
Loop Gain
VS (s) = K PDK div
Closed Loop
K PDK VCO (1 + sT1 )
θ ( s)
T2T3
=
Hθ (s) = 0
θr ( s )
s2
K K T K K
3
s +
+ s PD VCO 1 + PD VCO
T2
K div T2T3
K div T2T3
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Bode Plot PLL 3rd Order
3. Ordnung regelt Phasenfehler zu Null
Loop Gain
Phase Margin
Closed Loop
(R=1)
Remember
Barkhausen !
VS (s) = K PDK div
K VCO
1 (1 + sT1 )
K F (s) = K PDK divK VCO 2
s
s T3 (1 + sT2 )
29
Digitale Synthese
30
Motivation Digitale Synthese
Folgen des Regelkreises:
- keine Phasenkontinuität bei Frequenzwechsel
- Frequenzraster nicht beliebig genau
- Jitter durch ständiges regeln
- Benötigt „viel“ Zeit für Frequenzänderung
- Stabilitätsprobleme
Alternative ?
31
Motivation Digitale Synthese
• Phasen Kohärenz bei Frequenzwechsel
• Instantane Frequenzwechsel ohne Einschwingen
• Garantierte Stabilität – kein Loop
• Feinste Auflösungen unabhängig von Einschwingzeit
• Hochlineare Sweeps
• Präzise Modulationen für digitale Datenübertragung
• Kostengünstig bis 100 MHz, erhältlich bis 3.5 GHz
Bsp. Messung
chem./phys. Grössen
über Amplituden/PhasenVeränderung in Sensor
32
Direct Digital Synthesis
y-Value
Time
2N Points
M
dφ 2N
=
= fout = f clkN ⋅ M
dt t clk
2
33
Direct Digital Synthesis
Frequenz − Auflösung
f
df = clkN
2
M
Note: AC = Accumulator, Speicher
fclk
34
Direct Digital Synthesis
N
Alternative zu ROM: Berechnung mit Approximationen (Taylorreihe…..)
Vereinfachung: Speicherung Viertelperiode plus Vorzeichen-/Adresslogik
35
Direct Digital Synthesis
fclk
N
P
W
Bsp. Analog Devices AD9834: N = 28, P = 12, W = 10, fclk ≤ 50 MHz
36
Auflösungen (typ. Werte)
W
fclk
Frequenz := N
2
N = 32, fclk = 400 MHz
93 mHz
360 0
Phase := P
2
P = 12
88 mDeg
Amplitude :=
FS
2W
W = 10, FS = 2 Vpp
1.95 mV
FS = Full Scale
37
Grenzen der Implementation
Alias Grenze
W
5 Hauptquellen von Nebenwellen (Spurious)
AMP ANALOG NOISE
38
Grenzen der Implementation
dBFS
Quantisierungsrauschen DAC
DAC Rauschleistung durch Amplitudenquantisierung wird:
q2 V 2LSB
V 2FS
N=
=
=
12
12
12 ⋅ 22 W
[V2]
Log. Darstellung: Cosinus bezogen in dBFS:
FS = Full Scale = 2W ·VLSB
VFS = max(VPeakPeak) = 2·√2·max(Vrms)
0 dBFS = 20·log[max(Vrms)]
39
Grenzen der Implementation
Quantisierung der Phasenauflösung
Truncate to
Anschauungs-Modell
N = 8 256 Pkte
ROM Size P = 5 Quantisierung auf 32 Abtastwerte
unerwünschte Phasenmodulation
Best Case: M = 8, 16, 32, 64, 128 Worst Case M = 4,12, 20, ….
40
Grenzen der Implementation
DAC Quantisierung erzeugt AM Rauschen oder AM Spurious,
abhängig von DAC Auflösung W und Verhältnis fclk/fout
AM Spurious
AM Noise
fout = 2.0000 MHz
fout = 2.0111 MHz
Best
dBFS
dBFS
Worst
Bsp: W = 12 Bit, fclk = 80 MHz, 8192 FFT, RWB = 10 kHz
Empirische Abschätzung:
Rare Worst Case: DAC AM Spurious
Best Case:
DAC AM Rauschleistungsdichte
in Bandbreite fclk/2
Level = -6.02·W
[dBFS]
f 
NoiseFloor = −6.02 ⋅ W − 1.76 − 10 ⋅ log clk  [dBFS/Hz]
 2 
41
Grenzen der Implementation
Quantisierung ROM Phase erzeugt PM Spurious,
abhängig von Phasenauflösung P und GGT(M,2N-P)
Bsp.: P =12, N = 28, W = 10, fclk= 50 MHz
Best
Reference
Level (rms):
0 dBFS =
2
10 ⋅ log( VFS
/ 8)
Harmonics
dBFS
dBFS
Worst
PM Spurious
AM Noise
GGT(M,2N−P ) = 2N−P
Rare Best Case:
GGT(M,2N−P ) = 2N−P−1
no ROM PM noise
Empirische Abschätzung:
Worst Case: ROM PM spurious
Level = -6.02·P + 4
Notes: GGT = grösster gemeinsamer Teiler
[dBFS]
42
Charakterisierung: Noise Floor, Spurious
W
2
VLSB
12 ⋅ fs / 2
W
DAC
fs/2
fs
Full Scale
-
rms
W=12
BW = 1 kHz, fs =4 MHz
SNR
74 dB = 6.02·W+1.76
-
Noise Density (Floor) [dBFS /Hz]:
Messwert - 10·log (BW)
Noise Level für SNR Bestimmung:
Noise Density + 10·log(fs/2)
-
10·log(fs/ 2·BW)
Messwert: Density in BW
10·log(BW) Noise Density
Notes: Annahme Quantisierungsrauschen ist weiss bis fs/2; SNR = Signal/Noise Ratio
f
-137 dBFS/Hz
43
Mysterium Quantisierung bei DDS
Applikation: fs und fo sind oft fixe Grössen… mit Folgen
Signal
Beispiel 1 kHz Sinus, Abtastrate 44 kHz,
4 LSB Peak-Peak Amplitude:
Periodischer Fehler
Hier: 0 dB = theor. Noise Floor
Der Fehler durch die Quantisierung periodisch:
Linienspektrum Harmonische und deren Aliase
Noise Floor tiefer als Theoriewert
Spektrum
44
Dithering bei P und W
P
W
Bsp. Dithering beim DAC
Addiere Dithering Signal (Pseudo Noise LSB)
• am Input der Lookup Table (Phase Dithering P)
• oder/und am DAC Input (Amplitude Dithering W)
• Löst diskrete Störlinien auf, welche von Quantisierung von P und W herrühren
• Addiert im Gegenzug etwas weisses Rauschen dazu
45
Mysterium Quantisierung bei DDS
Applikation: fs und fo sind oft fixe Grössen… mit Folgen
Signal
Statistischer Fehler durch Dithering
Beispiel 1 kHz Sinus, Abtastrate 44 kHz,
4 LSB Peak-Peak Amplitude:
Der Fehler durch die Quantisierung mit Dithering
ist statistisch unabhängig:
Noise Floor etwas höher als Theorie
Spurious Linien verschwinden
Hier: 0 dB = theor. Noise Floor
Spektrale Dichte
46
SFDR
Spurious Free Dynamic Range
21.5 MHz
3.5 MHz
fsig = 3.5 MHz
fclk = 25 MHz
18
7
10.5
28.5 MHz
-- Fundamental
-- Images, Alias
-- Harmonics
-- Harmonic Alias
-- Clock
-- White noise
(PM, AM)
46.5 MHz
25 MHz
14.5
Source: Analog Dialogue 31-3 (1997), Dave Robertson, Analog Devices
47
Ausgangsspektrum DAC
- Filterung empfehlenswert für gute Signalqualität
- Möglichkeit vorhanden Images herauszufiltern (unter SNR Verlust)
48
DDS Filterung (Nyquist)
1/fc
DAC als Filter:
- Filterung am Ausgang notwendig
- Bei hohen Frequenzen nur LC-Filter tauglich
- Ev. Amplitudenkorrektur notwendig (im ROM)
Note: sinX/X Kurve linear gezeichnet
49
Rekonstruktionsfilter (AIF)
Relaxed
Filter Spezifikation
Für schnelle DAC (> 10 MHz): Nur LC-Filtertechnologie tauglich
Note: sinX/X Kurve linear gezeichnet
50
DDS Filterung Alias mit Bandpass
Ziel: Erzeugung RF-Frequenz mit i·fclk ± fout
13 dB
18 dB
Voraussetzungen: extrem stabiler Mastertakt (ultra low Jitter)
gutes LC oder SAW Bandpass Filter mit Q >>100
51
Applikation FSK Modulation
Switch M between M0 und M1
• Modulation in modernen Funkchips: z.B. Bluetooth GFSK…
• Genauso ist Phasenmodulation möglich via Phase Register (BPSK, QPSK…)
z.B. WLAN, optische Datenübertragung…
52
Applikation I/Q Conversion
Anwendung v.a. in HF- und Nachrichtentechnik
Verarbeitung komplexer Signale
• Exakte Quadratur garantiert
• Präzise Kompensation von Phasenfehlern der Mischer mit ∆ϕ möglich
• Vorsicht mit LC Filter nach den Mischern:
Erhaltung Gleichlauf des Phasenganges wird schwierig
53
Applikation RF Synthesizer
fREF
fOUT
Divide-By-P
fOUT = fREF ⋅ P ⋅
M
232
• Bruchteil Teiler (Fractional Divider) erlaubt hohe Vergleichsfrequenz
• PLL Loop Design nicht direkt von Kanalraster abhängig
Schnellere Einschwingzeit
54
Applikation RF Synthesizer
FOUT = N ·fREF
• Fout = N ·fREF
• Beliebige Referenzfrequenz mit Auflösung fclk/2N einstellbar
• Ermöglicht Einsatz ganzzahliger RF- Teiler
• fout/N unabhängig von Kanalraster hohe Vergleichsfrequenz möglich
PLL kann schnell gemacht werden
55