Amplificador de Baixo Ruido para Transceptor de RF em SOC

AMPLIFICADOR DE BAIXO RUÍDO PARA TRANSCEPTOR DE RF EM SOC
Wellington Avelino do Amaral, Leandro Santana Assunção, Alexandre Ricardo Soares Romariz, José
Camargo da Costa
Universidade de Brasília – Faculdade de Tecnologia – Departamento de Engenharia Elétrica – Caixa
Postal 4386 – Brasília – DF – CEP 70919-970 - Brasil
[email protected], [email protected], [email protected], [email protected]
SUMÁRIO
Este trabalho tem como objetivo o projeto e o layout de um amplificador de baixo ruído em tecnologia CMOS 0,35µm, que
opere na faixa de 915 a 927.75MHz. Ele é parte de um transceptor de RF associado a um sistema em chip destinado para
aplicações em controle de irrigação. Estão apresentados os passos de projeto baseados no dimensionamento dos
dispositivos para a otimização da resposta do sistema quanto ao ruído, consumo de potência, ganho, área, bem como as
simulações elétricas. Também estão explanadas neste trabalho, discussões quanto a estabilidade do circuito e o layout de
dispositivos especiais visando uma maior imunidade a interferências de natureza eletromagnética.
SUMMARY
A CMOS 0.35µm LNA design is presented in this work. This LNA was designed to operate in the 915 - 927.75 MHz range
and is part of a RF transceiver integrated in a System On Chip, dedicated to irrigation control applications. The design
implementation was carried out taking into account noise, power consumption, frequency range, gain and area
requirements, among others. Circuit stability solutions and the development of special devices to enhance the circuit’s
robustness against electromagnetic interference are also presented.
AMPLIFICADOR DE BAIXO RUÍDO PARA TRANSCEPTOR DE RF EM SOC
Wellington Avelino do Amaral, Leandro Santana Assunção, Alexandre Ricardo Soares Romariz, José
Camargo da Costa
Universidade de Brasília – Faculdade de Tecnologia – Departamento de Engenharia Elétrica – Caixa
Postal 4386 – Brasília – DF – CEP 70919-970 - Brasil
[email protected], [email protected], [email protected], [email protected]
RESUMO
Este trabalho tem como objetivo o projeto e o layout de
um amplificador de baixo ruído em tecnologia CMOS
0,35µm, que opere numa freqüência central de 921,5MHz.
Ele é parte de um transceptor de RF associado a um
sistema em chip destinado para aplicações em controle de
irrigação. Estão apresentados os passos de projeto
baseados no dimensionamento dos dispositivos para a
otimização da resposta do sistema quanto ao ruído,
consumo de potência, ganho, área, bem como as
simulações elétricas. Também estão explanadas neste
trabalho, discussões quanto a estabilidade do circuito e o
layout de dispositivos especiais visando uma maior
imunidade a interferências de natureza eletromagnética.
As estações de campo (Figura 1), por meio de
comunicação sem fio, coletam dados dos nós e os
retransmitem para a estação base.
2. DESCRIÇÃO DO SOC
As funções de medição no solo e atuação nos
distribuidores de água são executadas pelos nós. Eles têm
uma área de cobertura de 100 hectares e compõem-se
basicamente de um sistema em chip CMOS 0,35mm
(microprocessador
RISC,
oscilador,
interfaces
digital/analógica, transceptor de RF em 915 a 927,75MHz
e 1mW), sensor de umidade do solo (tensiômetro), antena,
coletor solar, fonte de alimentação, bateria, atuador
eletromecânico e programas computacionais. O arranjo
físico está apresentado na Figura 2.
1. ESPECIFICAÇÃO GERAL
O amplificador de baixo ruído desenvolvido é parte do
transceptor de RF que compõe um sistema em chip (SOC
– Sistem On Chip) para o controle de irrigação na
agricultura. Este sistema destina-se a agricultura de
precisão e tem o objetivo de propiciar melhor gestão do
uso da água. São utilizados informações georreferenciadas
e dados climatológicos e hidrológicos para programação
do sistema. Ele é composto por uma estação base, estações
de campo e por nós. A estação base, única na propriedade
rural, concentra as informações oriundas das estações de
campo (sem fio) e faz a interface com o usuário.
Os dados coletados são processados, armazenados em
mídia de massa e apresentados ao usuário. O sistema
também permite que o usuário programe a sua atuação.
Figura 1 – Estação de campo e nós
Figura 2 – Nó composto por antena (1), painel solar (2), sensor e
placa de circuito impresso.
Um SoC sem fio é tipicamente composto por uma
unidade processadora, um módulo de memória uma
interface digital/analógica e um transceptor de RF, como
apresentado na figura 3.
Baseado em arquitetura RISC de 16 bits, o processador
possui um banco de registradores com 16 registradores de
16 bits. Doze posições de memória são utilizadas como
registradores para comunicação com as interfaces das
unidades de RF, de comunicação serial e de conversão
A/D.
As principais características do transceptor são dadas
na tabela 1 e foram estabelecidas a partir das exigências
iniciais de projeto, como operar na banda ISM, mais
1
Figura 3– Diagrama de blocos do sistema em chip
especificamente na faixa de 915 a 927,75 MHz, a
modulação escolhida foi a OOK, apesar de não otimizar a
utilização do espectro, foi escolhida pois facilita
sobremaneira o projeto do sistema e poderemos, dentro de
certos limites, multiplexar no tempo o acesso a cada um
dos transmissores evitando assim colisões.
Tabela 1 – Características do sistema de RF
Freqüência de operação
915 - 927,75 MHz
Modulação empregada
Técnica de acesso
Potência do estágio amplificador
Excursão do amplificador
Receptor
Oscilador local
OOK
FDMA
ao projeto outras características desejadas, o baixo
consumo e pouca área de silício necessária. Na figura 4
está apresentado o diagrama de blocos do sistema de RF.
Assim como no projeto do transmissor, o projeto do
receptor pautou-se principalmente pela minimização da
área ocupada e pela redução do consumo. Desse modo a
escolha recaiu sobre um sistema operando através de
conversão direta. Os principais blocos do subsistema
receptor são:
Amplificador de Baixo Ruído: Apresenta uma boa
linearidade na banda de interesse 915 – 927,5 MHz, figura
de ruído de 2 a 5 dB, ganho de aproximadamente 30 dB,
consumo de potência de 4 a 7 mW e possui sensibilidade
projetada de 1µV.
Downconverter: Apresenta uma topologia bastante
simples, consistindo basicamente em uma chave de
passagem, onde aplicamos um sinal amostrador no
terminal de controle, seguido por um filtro passa-baixas
passivo.
Recuperação
do
sinal:
A
estrutura
de
detecção/recuperação do sinal empregará um detector nãocoerente, pois trata-se de uma estrutura passiva, ocupando
pouco espaço e com consumo baixíssimo.
10 mW
3. PROJETO
36 dB (6 bits)
Detector coerente
PLL - XTAL
Taxa máxima de transferência de
dados
Alimentação
9600bps
Impedância de saída e entre estágios
50Ω
3,3 V
A potência de saída será no máximo de 10mW, sendo
controlada através de 6 bits, permitindo uma excursão do
amplificador de saída de 36 dB. O transceptor operará em
Half-Duplex. Essas características em conjunto fornecerão
Na tabela 2 pode-se comparar as características de
algumas configurações estudadas. A configuração de
Andrew N. Karanicolas, apresentada na referência [3],
possui entrada e saída diferencial, sendo recomendada
para aplicações que exijam uma densidade muito grande
de componentes no chip (não se aplicando a este caso), de
modo a evitar que interferências de modo comum possam
influenciar o sinal. As configurações estudadas por Brian
A. Floyd [4] e Hong-Sun Kim [5] são configurações
com estágio único, portanto, não é possível a realização de
um ganho muito elevado sem que o consumo de potência
ou a resposta frente ao ruído sejam drasticamente
afetados.
Figura 4 – Diagrama de blocos do sistema de RF
2
Tabela 2 – Tabela comparativa das tecnologias apresentadas.
Andrew N. Karanicolas
[3]
Brian A. Floyd, ChiMing Hung, and
kenneth K. O. [4]
Hong-Sun Kim,
Xiaopeng Li, and
Mohammed Ismail [5]
Jyh-Neng Yang, ChenYi Lee, Terng-Yin Hsu,
Ternh-Ren Hsu and
Chung-Cheng Wang [6]
Ren-Chieh Liu, ChungRung Lee, Huei Wang
and Chorng-Kuang
Wang [7]
Kyoohyun Lim, ChanHong Park, Hyung Ki
Ahn, Jae Joon Kim and
Beomsup Kim [8]
Jhy-Neng Yang, YiChang Cheng, TerngYin Hsu, Terng-Ren
Hsu, Chen-Yi Lee [9]
Potência
Consumida
Figura de
Ruído
Perda por
Retorno da
Entrada ( S11 )
Ganho
Tensão de
Alimentação
Tecnologia
X
3,5 dB
< -13 dB
X
3,3 V
0,35 µm
10 mW
4,9 dB
X
7,9 dB
2,5 V
0,80µm
9 mW
2,4 dB
-10 dB
19 dB
3V
0,50µm
17mW
0,92 dB
-23 dB
33 dB
1,5 V
0,35 µm
15 mW
3.2 dB
-11 dB
7,2 dB
1,3 V
0,35 µm
20 mW
2,2 dB
-32 dB
15,6 dB
2,7 V
0,50µm
9,3 mW
X
-31 dB
24 dB
3,3 V
0,35 µm
As demais configurações apresentam mais de um
estágio e entrada não diferencial. Elas se mostraram mais
vantajosas dentre as estudadas. A de Jyh-Neng Yang [6]
sobressaiu frente às outras configurações. Ela se destacou
por ser a única configuração que atendia a especificação
de ganho, dada pelo projeto. Além disto, foi a que
apresentou a menor figura de ruído, dentre as demais. Ela
não atendeu a especificação de consumo de potência, mas
ainda assim foi adotada em função dos resultados acima
apresentados.
As outras topologias falharam em itens cruciais quanto
às especificações do projeto do sistema de irrigação. A de
Ren-Chieh Liu [7] foi projetada visando satisfazer
condições em que seja necessário um circuito que
apresente uma maior linearidade. Tal característica
caminhou em detrimento da figura de ruído, do ganho, e
por conseqüência, do consumo de potência. Já na de
Kyoohyun Lim [8], foi utilizado inversores CMOS com a
finalidade de diminuir a potência consumida pelo sistema.
Mas, devido à necessidade da inserção de mais um
estágio, o consumo de potência resultante foi comparável
aos circuitos que utilizam a configuração cascode. Logo,
conclui-se que esta configuração é recomendada para
aplicações que se necessite uma maior isolação entre o
estágio LNA e o seguinte.
Basicamente, um amplificador MOS de baixo ruído
possui uma estrutura como a apresentada na figura 5 [2].
Os indutores Lg e Ls devem ser projetados de modo a
fornecer a resistência de entrada especificada no projeto.
O valor de Ld está diretamente ligado ao ganho do
amplificador. A figura de ruído é determinada levando em
conta a potência consumida e o ganho desejado.
Figura 5 – LNA básico
Na figura 6 está apresentado o modelo de ruídos [2] do
transistor MOS. Pode-se verificar a existência de uma
capacitância parasita do gate para a fonte. O indutor Lg
3
Ls ≅
Rs
,
ωT
Ls + Lg ≅
Onde:
-
Figura 6 – Modelo de ruídos do transistor MOS
tem a função de atenuar o ruído inserido por esta
capacitância parasita.
Um bom projeto dos indutores utilizando-se anel de
guarda e escudo de terra é de fundamental importância
para a boa resposta do circuito quanto ao ruído.
O circuito estudado neste trabalho está apresentado na
figura 7. Ele segue a mesma linha do que foi proposto por
Jyh-Neng Yang, Chen-Yi Lee, Terng-Yin Hsu, Ternh-Ren
Hsu e Chung-Cheng Wang [6], citado anteriormente. Tal
circuito foi projetado, utilizando uma tecnologia AMS
CMOS, 0,35µm, com 4 níveis de metal e 2 níveis de poly
operando numa freqüência central de 921,5 MHz.
Os transistores M1 e M2 formam o primeiro estágio do
amplificador. Trata-se de uma configuração do tipo
cascode. Tal disposição, amplamente utilizada, tem como
vantagens prover um alto ganho ao sinal e proporcionar
pouca perda por retorno da entrada. O transistor M3
compõe o segundo estágio do LNA, numa configuração
do tipo fonte comum. M0 é responsável pela polarização
do transistor M1 no estágio cascode.
Os indutores Lg, Ls e Ld têm as mesmas funções das
descritas no LNA da figura 5.
Lg e Ls foram calculados de modo a prover 50Ω como
resistência de entrada do amplificador. Tal cálculo foi
feito utilizando as equações 1 e 2.
(1)
1
( 2 *π * f 0 ) 2 * Cgs
(2)
ωT – Freqüência de ganho unitário.
f0 – Freqüência de operação.
Rs – Resistência de entrada do LNA
(50Ω )
Ld em conjunto com Cd funcionaram como um
circuito tanque, proporcionando a polarização para o
transistor M2 e uma alta resistência em nível de sinal.
L0 e C0 possuem as mesmas funções que Ld e Cd. Cin
e Cout, com valor de 10pF, fazem os acoplamento da
entrada e saída do LNA, respectivamente.
P1 e P2 são os terminais de entrada e saída do
amplificador.
O primeiro passo, foi o cálculo da largura (W) dos
transistores no estágio cascode. Pra tanto, utilizou-se da
equação (3). Ela é derivada com base numa metodologia
que faz um link entre o consumo de potência e o ruído
inserido pelo circuito [1].
W =
1
3 * ω * Leff * Cox * Rs
(3)
ω =2*pi*f;
Onde:
-
Leff – Comprimento efetivo do canal.
Cox – Capacitância por unidade de área
do óxido.
Rs – Resistência de entrada do LNA
Figura 7 – Configuração de LNA estudada neste trabalho.
4
O valor encontrado é o que propicia o mínimo de ruído
ao sistema. Em seguida, pode-se otimizar o valor da
potência consumida pelo LNA. A equação 4 fornece a
corrente consumida e a partir dela pôde-se calcular o
quanto de potência seria requisitado pelo estágio cascode.
µn
ρ2
I D = W * Leff * Cox * ( ) * (
)
2
1+ ρ
Vgs − Vt
ρ=
Leff * Esat
Onde:
-
(4)
µn – Mobilidade do elétron
Vgs – Tensão porta/fonte
Vt – Tensão de Limiar do transistor
Esat – Valor do campo na saturação
De posse do valor de ID , foi calculado o ganho do
estágio cascode e por último a figura de ruído, com base
na equação 5. Esta três grandezas foram então
confrontadas (potência consumida, ruído e ganho),
fazendo uso de rotinas no MatLab onde estavam inseridas
as equações mencionadas.
γ
ω
NF = 1 + 2.4 * ( ) * ( )
α
ωT
ρ
1+ ( )
2
α=
(1 + ρ ) 2
(5)
Figura 8 – Resposta instável do LNA
Observando o circuito, e os possíveis caminhos em que
tais realimentações poderiam estar percorrendo, viu-se
que, como o estágio Gate comum no cascode está
polarizado através da linha de alimentação de 1,2V, ela
poderia estar poluída pelo sinal de saída. Outra possível
fonte de instabilidade ao sistema foi a capacitância
parasita Cgd (veja figura 6), no transistor M2. Para anular
o efeito de tais caminhos foi acrescentado ao circuito uma
malha composta de indutores e capacitores (figura 9),
provendo às realimentações indesejadas um percurso mais
curto em direção ao terra.
As simulações revelaram que o capacitor C2 exercia
forte influência no comportamento do circuito, sendo de
fundamental importância para a estabilidade. Seu valor de
2,5pF foi obtido empiricamente, após várias simulações.
Obtida uma resposta estável para o circuito, refez-se as
simulações. Desta vez foram considerados todos os efeitos
parasitários que pudessem influenciar no comportamento
do circuito. O resultado está apresentado na figura 10.
Onde:
- γ – Fator de ruído de dreno
Após o cálculo do estágio cascode, partiu-se para o
dimensionamento do segundo estágio, fonte comum. A ele
foi incumbido fornecer o restante de ganho necessário
para se atender às especificações.
4. SIMULAÇÕES
Utilizando o modelo BSIM3v3 para o Pspice, foi feita a
simulação do circuito apresentado na figura 7. Na entrada
foi inserido um sinal de amplitude igual a 1µV e
freqüência igual a 921,5MHz. Como carga, foi utilizada
uma resistência de 1KΩ. Realizadas algumas simulações,
pode-se constatar que o circuito apresentava uma resposta
instável em sua saída, o que inviabilizava sua utilização,
como pode ser visto pela figura 8.
Através da análise do seu comportamento, concluiu -se
que tal instabilidade era fruto de realimentações
indesejadas.
5. LAYOUT
Após a validação do circuito, através das simulações, foi
possível iniciar seu layout. Dado que ele será parte de um
sistema composto por blocos analógicas e digitais,
precauções quanto a interferências entre os blocos foram
aplicadas durante seu desenvolvimento. Dentre os
procedimentos adotados pode-se citar; utilização de
terminais de Vdd e terra distintos das partes digitais, uso
de anéis de guarda em todos os seus dispositivos e no
bloco LNA como um todo.
A utilização de anel de guarda individualmente, em
todos os dispositivos do LNA, também previne quanto ao
surgimento de interferências internas que possam afetar
sua estabilidade. No caso dos indutores, tal procedimento
em associação com a utilização de escudos de terra, feitos
em uma das camadas de metal, também contribui para a
redução das perdas, melhorando o índice de qualidade
(Q). O layout do LNA está apresentado na figura 11.
5
Figura 9 – LNA com malha para estabilizar o circuito.
Figura 10 – Resposta final do circuito.
6. RESULTADOS
7. CONCLUSÕES
Como pode ser visto pela transformada rápida de Fourier
(FFT) do sinal de saída apresentada na figura 12, o
circuito apresentou um valor máximo de tensão na saída
em 921,5MHz, atingindo uma marca de 107,92µV,
aproximadamente 40,66dB de ganho. O circuito consumiu
uma potência de aproximadamente 13mW. A figura de
ruído foi calculada partindo do princípio que, como o
estágio cascode entregava a maior parte do ganho ao sinal
de entrada, ele poderia ser responsabilizado pela
introdução de aproximadamente todo o ruído [1]. Desse
modo, o valor encontrado foi de 1,6dB.
Neste trabalho foi apresentado uma arquitetura para
amplificador de baixo ruído em tecnologia CMOS 0,35µm
que atendeu as especificações do sistema em chip no qual
será inserido, exceto pela especificação de consumo de
potência, que foi considerada aceitável em função dos
desempenhos em ganho e ruído obtidos. Também foram
desenvolvidas estruturas para melhorar o desempenho do
LNA no que se refere a compatibilidade eletromagnética
no interior do chip. Os dis positivos adicionais
introduzidos ao circuito original da referência [6]
contribuíram para uma melhora significativa na
estabilidade do sistema. Este circuito foi enviado para
prototipagem e deverá ser caracterizado tão logo esteja
disponível.
6
Figura 11 – Layout do LNA (1370µm x 900µm).
Figura 12 – FFT do sinal de saída
8. AGRADECIMENTOS
43rd IEEE Midwest Symp. on Circuits and Systems,
Lansing MI, , pp. 1306-1309, Aug 8-11, 2000.
Ao CNPQ e a CAPES pelo auxílio financeiro.
[3] Andrew N. Karanicolas, “A 2.7-V 900-MHz CMOS
LNA and Mixer”, IEEE Journal of Solid-State Circuits,
Vol. 31, No. 12, pp. 1939-1944, December, 1996.
9. REFERÊNCIAS
[1] Lee, T. H., “The Design of CMOS Radio-Frequency
Integrated Circuit”, Cambridge University Press, 1998.
[2] Qiang Li and Jiann S. Yuan, “CMOS RF Low-Noise
Amplifier Design for Wireless Communication”, Proc.
[4] Brian A. Floyd, Chi-Ming Hung, and kenneth K. O.
“The Effects of Substrate Resistivity on RF Component
and Circuit Performance”, IEEE, 2000.
[5] Hong-Sun Kim, Xiaopeng Li, and Mohammed Ismail.
“A 2.4 GHz CMOS Low Noise Amplifier using na Interstage Matching Inductor”, IEEE, 1999.
7
[6] Jyh-Neng
Yang, Chen-Yi Lee, Terng-Yin Hsu,
Ternh-Ren Hsu and Chung-Cheng Wang, “A 1.5-V,
2.4GHz CMOS Low-Noise Amplifier”, Proc. 43rd IEEE
Midwest Symp. on Circuits and Systems, Lansing MI, pp.
1010-1012, Aug 8-11, 2000.
[7] Ren-Chieh Liu, Chung-Rung Lee, Huei Wang and
Chorng-Kuang Wang, “A 5.8-GHz Two-Stage HighLinearity Low-Voltage Low Noise Amplifier in a 0.35-µm
CMOS Technology”, IEEE Ra dio Frequency Integrated
Circuits Symposium, pp. 221-224, 2002.
[8] Kyoohyun Lim, Chan-Hong Park, Hyung Ki Ahn, Jae
Joon Kim and Beomsup Kim, “A Fully Integrated CMOS
RF Front-End with On-Chip VCO for WCDMA
Applications”, ISSCC Digest of Technical Papers, pp.
286-287, February 7, 2001.
[9] Jhy-Neng Yang, Yi -Chang Cheng, Terng-Yin Hsu,
Terng-Ren Hsu, Chen-Yi Lee. “A 1.75GHz inductor-less
CMOS Low Noise Amplifier With High-Q Active
Inductor Load”.
[10] J. D. Costa, M. D. B. Melo, W. H. Veneziano, R. P.
Jacobi, A. F. Rocha, J. C. Costa, “MÓDULO I.P. DE UM
PROCESSADOR
PARA
APLICAÇÕES
EMBARCADAS SEM FIO”, IX Workshop IBERCHIP,
Havana, Cuba, 2003.
[11] G. M. Benício, Projeto de Microprocessador RISC
16 Bits para Sistema de Comunicação sem Fio em Chip,
(dissertação de mestrado em engenharia elétrica,
Universidade de Brasília, Brasília, 2002).
8