ATmega 128

Transparências Sistemas Digitais 2
2007/2008
SISTEMAS DIGITAIS 2
Hardware de Desenvolvimento
ATmega 128
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ATmega128
ATmega 128
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ATmega128 – Diagrama de blocos
ATmega 128
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ATmega 128 – Arquitectura
Registo de Estados (Status REGister)
C
N
S
T
Carry Flag
Negative Flag
Sign Bit
Bit Copy Storage
ATmega 128
Z
V
H
I
Zero Flag
Two’s Complement Overflow Flag
Half Carry Flag
Global Interrupt Enable
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Registos de Uso Geral
7
0
Addr
R0
0x00
R1
0x01
R2
0x02
…..
R13
0x0D
Registos
R14
0x0E
de uso
R15
0x0F
geral
R16
0x10
R17
0x11
…..
ATmega 128
R26
0x1A
Byte –sig registo X
R27
0x1B
Byte +sig registo X
R28
0x1C
Byte –sig registo Y
R29
0x1D
Byte +sig registo Y
R30
0x1E
Byte –sig registo Z
R31
0x1F
Byte +sig registo Z
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Ponteiro da Stack ( Stack Pointer)
Memória de Programa
ATmega 128
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Vectores de Interrupção
Vector nº
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
ATmega 128
Endereço
0x0000
0x0002
0x0004
0x0006
0x0008
0x000A
0x000C
0x000E
0x0010
0x0012
0x0014
0x0016
0x0018
0x001A
0x001C
0x001E
0x0020
0x0022
0x0024
0x0026
0x0028
0x002A
0x002C
0x002E
0x0030
0x0032
0x0034
0x0036
0x0038
0x003A
0x003C
0x003E
0x0040
0x0042
0x0044
Fonte
RESET
INT0
INT1
INT2
INT3
INT4
INT5
INT6
INT7
TIMER2 COMP
TIMER2 OVF
TIMER1 CAPT
TIMER1 COMPA
TIMER1 COMPB
TIMER1 OVF
TIMER0 COMP
TIMER0 OVF
SPI, STC
USART0, RX
USART0, UDRE
USART0, TX
ADC
EE READY
ANALOG COMP
TIMER1 COMPC
TIMER3 CAPT
TIMER3 COMPA
TIMER3 COMPB
TIMER3 COMPC
TIMER3 OVF
USART1, RX
USART1, URDE
USART1, TX
TWI
SPM READY
Definição
Operação de RESET
Interrupção externa 0
Interrupção externa 1
Interrupção externa 2
Interrupção externa 3
Interrupção externa 4
Interrupção externa 5
Interrupção externa 6
Interrupção externa 7
T/C2 comparação
T/C2 overflow
T/C1 captura
T/C1 comparação A
T/C1 comparação B
T/C1 overflow
T/C0 comparação
T/C0 overflow
SPI, transferência terminada
USART0, recepção terminada
USART0, registo de dados vazio
USART0, transmissão terminada
ADC, conversão terminada
EEPROM ready
Comparador analógico
T/C1 comparação C
T/C3 captura
T/C3 comparação A
T/C3 comparação B
T/C3 comparação C
T/C3 overflow
USART1, recepção terminada
USART1, registo de dados vazio
USART1, transmissão terminada
Two Wire Interface
Store Program Memory Ready
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Memória de Dados (RAM)
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2007/2008
Sistema de Sinais de Relógio de Sincronismo
ATmega 128
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2007/2008
Porto de I/O
• Registos dos Portos (Porto A)
• Registo Especial de IO
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TC0 (8 bits)
• Funcionamento em Modo 0 (Normal)
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• Funcionamento em Modo 1 (PWM, Phase Correct)
• Funcionamento em Modo 2 (CTC)
• Funcionamento em Modo 3 (Fast PWM)
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• Registos do TC0
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