Feldeffekttransistor

Prof. Brunner SS 2006
Elektronik für Physiker
5.
Feldeffekt-Transistoren
5. Feldeffekt-Transistoren
1.
2.
3.
4.
Grundlagen
Funktionsprinzip
Kennlinien und Kenngrößen
Grundschaltungen
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Grundlagen: Prinzip des Feldeffekttransistors
•
Bezeichnung: …-FET: Feldeffekttransistor (Field Effect Transistor)
•
Unipolares Bauelement: Nur Elektronen (n-Typ FET) oder Löcher (pTyp FET) tragen den Strom ↔ Minoritätsträger e und h in Bipolartr.
•
Steuerspannung an Gate-Elektrode UG erzeugt elektrisches Feld an
Halbleiter-Grenzfläche ↔ Steuerstrom IB bei Bipolartr.
•
Leitender, sehr dünner Kanal zwischen Source (S) und Drain (D) mit
variabler Ladungsträgerdichte und Leitfähigkeit
U
S
•
•
•
G
G
D
Lateraler Strom in Kanal unterm Gate ↔ durch Basisschicht im Bip.tr.
Sehr kleiner Steuerstrom IG, da Gate durch Oxid oder RLZ isoliert ist
Hochintegrierbar
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FET-Realisierungen durch HL-Grenzflächen mit Feld:
pn-Übergang, Metall/HL, Metall/Oxid/HL
1) pn-Übergang (pn junction): Sperrschicht-FET, J-FET
•
Gate-Strom = Sperrstrom der pn-Diode IS (10-9 – 10-12 A)
Eingangswiderstand RE sehr groß
•
Dicke d der leitenden Schicht bestimmt Ruhestrom bei UG=0:
RLZ: W(UG =0) < d, selbstleitend
W(UG =0) > d, selbstsperrend
Bsp.: n-Kanal JFET
•
UGS steuert ISD und
Ausgangswiderstand RA:
100Ω < RA<10MΩ
•
Anwendung: Eingangsstufe
von Operationsverstärker:
gr. RE, kleines Rauschen
d
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FET-Realisierungen:
2.) Schottky-Kontakt Metall/HL : MESFET
•
•
•
VG <0.5V, da sonst Eingangsstrom IGS ansteigt
(vgl. Schottky-Diode)
Sehr schnell
Einfach herzustellen
aus vielen Halbleitermaterialien
(z.B. nur Schottky- und n-Kontakt)
0V
+0.4V
+0.3V
RLZ
ID~ (VG-VT)2
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FET-Realisierungen:
3. Metall/Isolator/HL-FET (MISFET)
Speziell: Metall/Oxid/HL
•
•
•
MOSFET
Prinzip: Metall-Gate/ Oxid /HL bildet Kondensator
Kondensatorladung Qn im HL (an Grenzfläche Oxid/HL) leitet ISD
Vorteil: IG nur durch Leckstrom durch Oxid begrenzt (10-12 - 10-15 A)
Selbstleitender n-Kanal MOSFET
Selbstsperrender n-Kanal MOSFET
n-Kanal =
Inversionskanal
durch UGS > 0
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Funktion eines MOS-FET
•
Hauptgrund für Technologie mit Si:
Fast defektfreie Grenzfl. (001)Si/SiO2:
1010 cm-2 dangling bonds, lokalisierte Q
•
Bsp.: Metall (Al) / SiO2 / p-Si (1016cm-3)
(selbstsperrender n-Kanal FET)
•
Bandverlauf an Grenzfläche:
– V<0 an Gate: Akkumulation von h
– V>0: Verarmung von h (RLZ)
– V>>0, V>2(Ei-EF)+∆VOx:
Inversion mit n-Kanal an Grenzfläche
(2D Elektronengas, 10 nm „dick“
Klaus v. Klitzing: Quanten-Halleffekt)
M
O
S
p-Si
qψS
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Leitung im n-Typ Inversionskanal
•
•
Selbstsperrender n-Kanal MOSFET auf p-Typ Substrat
Kanalleitfähigkeit: g=ZeQn(y)µn/L
Z=Kanalbreite, L=Kanallänge
Qn=Elektronenflächendichte,
El.-Beweglichkeit µn<1400 cm2/Vs für Si, aber
begrenzte Driftgeschwindigkeit:
vD=µnE ≤ vD,sat =105m/s, Esat = 107V/m
p-Akk.-Kanal
•
n-Inv.-Kanal
n-Kontakte S und D sperren ggü. p-Substrat und Akkumulationskanal
wegen RLZ (nur Diodensperrstrom IS)
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Inversionskanal und Kennlinie
• Elektronendichte im Kanal Qn(y) ist abhängig vom Ort y im Kanal
Denn:
1.)
Zwischen Gate und HL-Kanal liegt
bei Source (ist auf Masse) Spannung VG,
bei Drain nur VG-VD an
Qn ( y ) = Ci (−VG + ΨS ( y )) =
ΨS= Bandverbieg. im HL
= Ci (VG − V ( y ) − 2ΨB ) + 2ε HLε 0 eN A (V ( y ) + 2ΨB )
= Ci (VG − VT ) mit MOS − Kapazität Ci =
ε oxid ε 0
d
;
•
Qn(y), σ(y) ist abh. von V(y) im Kanal,
und dV=IDdR ist abh. von Qn(y)
•
Wenn Qn(y) klein, dann vD(y) groß:
ID(y)~ Qn(y) vD(y) =const.
•
Integration entlang y ergibt
ID(VG, VD) mit 3 Grenzfällen:
2.)
3.)
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Linearer Bereich
1.) VD klein
•
VG> VT (Knie-Spannung, threshold für Erzeugung von Inversionskanal)
!
VT = 2ΨB + 2ε HLε 0 eN A 2ΨB / Ci ;
ΨB = ( Ei − E F );
•
(Bandverb. in HL + Pot.abfall in Oxid)
Kanal ist nahezu homogen mit Ladungsflächendichte Q=Ci(VG-VT)
und leitet: Ohmscher Bereich ID~VD
ID(VG, VD)= (Z/L) Ci(VG-VT) µn VD;
Kanalleitwert:
gD=dID/dVD= (Z/L)Ci(VG-VT)µn
Steilheit (transconductance):
gm=dID/dVG= (Z/L)CiµnVD
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pinch-off und Sättigungsbereich
2.) Höheres VD: VD=VD,sat
Kanaldicke schnürt ab bei Drain W(y=L)=0: Abschnürung, pinch-off
Grenze zur Sättigung ID,sat , VD,sat steigt mit VG: VD,sat ≈ VG - VT
da pinch-off später erreicht wird (VG -VD,sat ≈ VT im Pinch-off-Punkt)
ID,sat~ µn Qn(VD,sat) VD,sat ~ (VD,sat)2
~ VD,sat
I D ,sat
Zµ nε oxid ε 0
2
(VG − VT )
=
2d oxid L
3.) VD > VD,sat und VG > VT
•
Erhöhung von VD verschiebt nur pinch-off-Punkt etwas zu Source
Elektronen driften mit vD,sat vom pinch-off-Punkt durch Hochfeld-Bereich
E = VD-VD,sat/(L-L`) zu Drain
Spannungsabfall im Kanal und Kanalstrom ID bleiben konstant:
Sättigungsbereich mit ID=ID,sat
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5.3
•
Kennlinien: ID(VG)
Parabelförmige Übertragungskennlinie ID(VG) ~ (VG-VT)2 für VD>VD,sat
Selbstleitende MOSFETs und JFETs haben VT (=Uth) < 0
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Ausgangs-Kennlinien: ID(VD, VG)
ID ~ (VG-VT)VD
ID ~ (VG-VT)2
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Näherungen für ID(VG, VD)
⎧
⎪ 0 ~ exp(e(U − U ) / kT )
th
GS
⎪
⎪
⎛ U DS
⎪
1
I D = ⎨ KU DS (U GS − U th − 2 U DS )⎜1 +
⎜
UA
⎪
⎝
⎪
⎛ U ⎞
⎪ 12 K (U GS − U th ) 2 ⎜1 + DS ⎟
⎜
U A ⎟⎠
⎪⎩
⎝
Z
K = µ nε 0ε r ,ox
d ox L
für U GS < U th
⎞
⎟ für U GS ≥ U th , 0 ≤ U DS < U D,sat = U GS − U th
⎟
⎠
für U GS ≥ U th ,
U DS ≥ U D,sat
Steilheitskoeffizient K (typisch: 4mA/V2, abh. v. MOS-Kapazität,
El.-Beweglichkeit µn, Kanallänge L, Kanalweite Z)
1. Subthreshold-Verhalten: S-D-Diffusionsstrom
U =U
=
(npn, unvollständige Inversion für VGS<Vth) Early-Spannung
2. Linearer, ohmscher Bereich
3. Sättigungsbereich: ID steigt etwasmit U/Uearly, -U
da Kanallänge abnimmt, (vgl. Bipolartr.)
A
ID
early
A
UDS
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FET-Kenngrößen
Kleinsignalparameter am Arbeitspunkt A im Sättigungsbereich:
•
Steilheit: S=gm = dID/dVG= K(VG,A –VT)
•
Ausgangswiderstand: rDS =dVDS/dID = VEarly/ID,A
•
Eingangswiderstand: rGS =dVG/dIG →
da IG~0 für MOS,
Aber: Kapazitäten CG im AC-Betrieb!
∞
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Übersicht der FET-Varianten und Symbole
Regeln:
• Pfeil zeigt auf/weg von Kanal: n-Kanal / p-Kanal
• Durchgehender/unterbrochener Kanal, Strich: selbstleitend / sperrend
• Isolierte Gateelektrode: MOS, MIS
• Einbau m. Vorkehrungen (Erdung) gegen elektrostat. Aufladung U=Q/CG
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FET-Kennlinien
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5.4
•
FET-Grundschaltungen
Source-, Drain-, und Gateschaltung:
Common Source Configuration, etc., wie bei Bipolartr.
Beispiel: Sourceschaltung mit Spannungsgegenkopplung
Teil der Ausgangsspannung UA wird mit R2, R1 auf Gate rückgekoppelt
Vorteil: Verstärkung wird stabil gg. Bautyp-, Temp.-Variation
Näherung für rDS>>RD>>1/S, R1>>1/S
Näherung SRD>>1+R1/R2 meist nicht gut erfüllt
s. TS, S. 241ff
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FET-Grundschaltungen
2. Beispiel: Sourceschaltung mit Arbeitspunkteinstellung UDS,A ID,A (m. RD)
und Stromgegenkopplung (mit RS)
UDS,A=UV-RDIDA, VU ~ -RD/RS (für DC)
vU=dUDS/dUGS= -SRD (für AC wg. CS)
UGS+URS=0 (Gate auf 0V wg. RG , C)
Aus Kennlinienfeld: UGS,A
Dimensionierung: RS=-UGS,A/ID,A
• Vorteil ggü. Bipolar-Emitterschaltung: ID~UG2 (↔ IC~exp(eUBE/kT))
→ bessere Linearität, AC-Amplitude 200mV (↔ Emitterschaltung: 2mV)
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FET-Grundschaltungen: CMOS
•
Vorteil für Digitaltechnik: Sehr geringe Standleistung
•
Serienschaltung von nMOS und pMOS-FET
•
•
•
Bsp: Inverter (2 selbstsperrende FETs):
UE=0 („0“): nMOS sperrt, pMOS leitet UA=UV („1“)
UE=UV>0 („1“): nMOS leitet, pMOS sperrt UA=0 („0“)
↓ IV
UE
P-MOS
S1
G
D
N-MOS
S2
UV
Schaltströme
IV
Ruhestrom = 0
UA
UA
UE = Rechtecksignal mit f = 10 MHz
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Komplementäre MOS-Logik (CMOS)
•
Selbstsperrende p- und n-Kanal MOSFETs in Reihe:
n-FET mit S an Masse, p-FET mit S an VDD
CMOS-Inverter
CMOS-NOR-Gatter
•
x1
x2
y
0
0
1
0
1
0
1
0
0
1
1
0
CMOS-NANDGatter
Sehr geringe Leistungsaufnahme im stationären Zustand
und beim Schalten:
P= νCPV2DD (Kapazität + Querstrom)