O II II

FACULDADE DE CIÊNCIAS E TECNOLGIAS
ANO LECTIVO 2006/2007
PROJECTO 1
Discente: Ericson Duarte. Nº24153. LESI
Docente: José Bastos
Tópicos do Projecto
0) Álgebra Booleana
0.1) Mapa de Karnaugh
0.2) Leis(Teoremas) de Morgan
1) Saída O0
1.1) Simplificação usando o Mapa de Karnaugh
1.2) Lógica Estática Complementar
i) PDN(Pull Down Network)
ii) PUN(Pull Up Network)
1.3) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
1.4) Calculo dos Tempos de Propagação (Teóricos)
1.5) Simulação usando SPICE
i) Análise das saídas em função das entradas
ii) Tempos de Propagação
1.6) Layout do Circuito
2) Saída O1
2.1) Simplificação usando o Mapa de Karnaugh
2.2) Lógica Estática Complementar
i) PDN(Pull Down Network)
ii) PUN(Pull Up Network)
2.3) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
2.4) Calculo dos Tempos de Propagação
2.5) Simulação usando SPICE
i) Análise das saídas em função das entradas
ii) Tempos de Propagação
2.6) Layout do Circuito
3) Saída O2
3.1) Simplificação usando o Mapa de Karnaugh
3.2) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
3.3) Calculo dos Tempos de Propagação
3.4) Simulação usando SPICE
i) Análise das saídas em função das entradas
ii) Tempos de Propagação
3.5) Layout do Circuito
4) Saída O3
4.1) Simplificação usando o Mapa de Karnaugh
4.2) Lógica Estática Complementar
i) PDN(Pull Down Network)
ii) PUN(Pull Up Network)
4.3) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
4.4) Calculo dos Tempos de Propagação
4.5) Simulação usando SPICE
i) Análise das saídas em função das entradas
ii) Tempos de Propagação
4.6) Layout do Circuito
5) Saída O4
5.1) Simplificação usando o Mapa de Karnaugh
5.2) Lógica Estática Complementar
i) PDN(Pull Down Network)
ii) PUN(Pull Up Network)
5.3) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
5.4) Calculo dos Tempos de Propagação
5.5) Simulação usando SPICE
i) Análise das saídas em função das entradas
ii) Tempos de Propagação
5.6) Layout do Circuito
6) Implementação dos Circuitos
6.1) Tensão de Alimentação
6.2) Geradores de Sinais
6.2.1) I2
6.2.2) I1
6.2.3) I0
6.3) Impedância de saída dos geradores de sinais
0) Álgebra Booleana
0.1) Mapa de Karnaugh
O Mapa de Karnaugh é um diagrama utilizado na minimização de
funções booleanas. Chamamos a esse diagrama um mapa visto este ser um
mapeamento biunívoco a partir de uma tabela de verdade da função que
está a ser analisada. Os diagramas foram originalmente criados por Edward
Veitch(1952) e aperfeiçoados pelo engenheiro de telecomunicações
Maurice Karnaugh. Karnaugh utilizou os diagramas para simplificar
circutos utilizados em telefonia.
O nome completo do método é Veitch-Karnaugh, em homenagem
aos seus dois precursores, mas usualmente utiliza-se apenas o nome de
Karnaugh para o método.
O método utiliza a tabela verdade de uma função booleana como
base para as simplificações. Um mapa de Karnaugh é uma ajuda excelente
para simplificação de funções de até 6 variáveis. Para funções de mais de 6
variáveis a simplificação é mais complexa. Para funções de mais de 6
variáveis devem ser utilizadas soluções algorítmicas computacionais.
0.2) Teoremas de Morgan
1)
X + Y = X ⋅Y
2)
X ⋅Y = X + Y
Tabela de Verdade do Projecto
1) Saída O0
1.1) Simplificação usando o Mapa de Karnaugh
O0 = I1 ⋅ I 2
1.2) Lógica Estática Complementar
i) PDN(Pull Down Network)
O0 =I1 ⋅ I2 ⇔O0 = I1 +I2 ⇔O0 = I1 +I2
ii) PUN(Pull Up Network)
O0 = I1 + I 2 ⇔ O0 = I1 ⋅ I 2
1.3) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
A medida base que está a ser utilizada para os transístores é de
W=6µm L=2µm. No entanto como se está a projectar o circuito para a
velocidade máxima todos os transístores estão a ser dimensionados de
acordo com o seguinte
WPMOS = 3WNMOS
e L=2µm.
1.4)
Constanstes utilizados para calculo das capacidades :
LDE = 7 μ m
K p N M O S = 4 .5 4 9 4 × 1 0 − 5
V t = 0 .8 7 5 6
C jN M O S = 1 .0 3 7 5 × 1 0 − 4
C jP M O S = 3 .2 4 5 6 × 1 0 − 4
W = 6 μm
L = 2 μm
Formulas utilizadas para calculo dos tempos de propagação:
t p = 0.7 × RC
RNMOS =
LNMOS
K pNMOS ⋅ WNMOS (VDD − Vt )
RPMOS =
LPMOS
K pPMOS ⋅ WPMOS (VDD − Vt )
1
K pNMOS
3
= 3WNMOS
K pPMOS =
WPMOS
RNMOS = RPMOS =
2μ
⇔ R =1776.49Ω
4.5494⋅ 6μ ⋅ (5− 0.8756)
Tempo de propagação da saída o0:
C = C jNMOS LDE 2W + C jPMOS LDE 6W
C = (1.037 ×10−4 ) ⋅ (7 ×10−6 ) ⋅ 2 ⋅ (6 ×10−6 ) + (3.2456 ×10−4 ) ⋅ (7 ×10−6 ) ⋅ 6 × (6 ×10−6 )
C = 9.05×10−14 F
t ptotal = 0.7 × RC ⇔ t ptotal = 1.125×10−10 ⇔ t ptotal = 112.5 ps
1.5) Simulação usando SPICE
i) Análise da saída O0 em função das entradas
Análisando a saída O0 em função das entradas poderemos ver corresponde
à tabela de verdade acima referidas.
ii) Medição dos Tempos de Propagação
Teorico
tpHL = tpLH = tp
112.5 ps
Simulação(SPICE)
tpLH
204.5 ps
tpHL
79 ps
Média
tpmédio
142 ps
Podemos notar os valores téoricos e práticos aproximam com uma pequena
diferença de aproximadamente 30 ps. O ideal era que os tempos de
propagação(tpLH e tpHL) se coincidiam.
1.6) Layout do circuito
2) Saída O1
2.1) Simplificação usando o Mapa de Karnaugh
(
) (
O1 = I1 ⋅ I 2 + I 0 ⋅ I 2
)
2.2) Lógica Estática Complementar
i) PDN(Pull Down Network)
O1 =
(I
1
⇔ O1 =
) (
⋅ I2 + I0 ⋅ I2
(I
1
)(
)
⋅ I2 ⋅ I0 ⋅ I2
)
⇔ O1 = ( I1 + I 2 ) ⋅ ( I 0 + I 2 )
ii) PUN(Pull Up Network)
O1 = ( I 1 + I 2 ) ⋅ ( I 0 + I 2 )
⇔ O1 = ( I 1 + I 2 ) + ( I 0 + I 2 )
(
) (
⇔ O1 = I 1 ⋅ I 2 + I 0 ⋅ I 2
)
2.3) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
2.4) Tempo de propagação da saída O1:
C = CjNMOS LDE 4W +CjPMOS LDE12W
C = (1.037×10−4 )⋅ (7×10−6 )⋅ 4⋅ (6×10−6 ) +(3.2456×10−4)⋅ (7×10−6)⋅12⋅ (6×10−6)
C =1.81×10−13 F
tptotal = 0.7×RC ⇔tptotal = 2.25×10−10 ⇔tptotal = 225ps
2.5) Simulação usando SPICE
i) Análise da saída O1 em função das entradas
Análisando a saída O1 em função das entradas poderemos ver corresponde
à tabela de verdade acima referidas.
ii) Medição dos Tempos de propagação
Teorico
tpHL = tpLH = tp
225 ps
Simulação(SPICE)
tpLH
337 ps
tpHL
174 ps
Média
tpmédio
255 ps
2.6) Layout do circuito
3) Saída O2
3.1) Simplificação usando o Mapa de Karnaugh
O2 = I2
3.2) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
3.3) Tempo de propagação da saída O2:
C = CjNMOS LDEW + CjPMOS LDE 3W
C = (1.037 ×10−4 ) ⋅ (7 ×10−6 ) ⋅ (6×10−6 ) + (3.2456×10−4 ) ⋅ (7 ×10−6 ) ⋅ 3⋅ (6×10−6 )
C = 4.525×10−14 F
t ptotal = 0.7 × RC ⇔ t ptotal = 5.62×10−11 ⇔ t ptotal = 56.2 ps
3.4) Simulação usando SPICE
i) Análise da saída O2 em função das entradas
Neste caso O2 corresponde um Inversor de I2.
ii) Medição dos Tempos de propagação
Teorico
tpHL = tpLH = tp
56.2 ps
Simulação(SPICE)
tpLH
68 ps
tpHL
84.7 ps
Média
tpmédio
76.4 ps
3.5) Layout do circuito
4) Saída O3
4.1) Simplificação usando o Mapa de Karnaugh
(
) (
) (
O3 = I 0 ⋅ I 2 + I1 ⋅ I 2 + I 2 ⋅ I 0 ⋅ I1
)
4.2) Lógica Estática Complementar
i) PDN(Pull Down Network)
(
) (
) (
O3 = I 0 ⋅ I 2 + I1 ⋅ I 2 + I 2 ⋅ I 0 ⋅ I1
( )( )(
⇔ O3 = I 0 I 2 ⋅ I1 I 2 . I 2 ⋅ I 0 ⋅ I1
(
)(
)
)
)(
O3 = I 0 + I 2 ⋅ I1 + I 2 ⋅ I 2 + I 0 + I1
)
ii) PUN(Pull Up Network)
(
) (
)
(
O3 = I 0 + I 2 + I1 + I 2 + I 2 + I 0 + I1
(
) (
) (
O3 = I 0 ⋅ I 2 + I1 ⋅ I 2 + I 2 ⋅ I 0 ⋅ I1
)
)
4.3) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
4.4) Tempo de propagação da saída O1:
C = C jNMOS LDE 9W + CjPMOS LDE 21W
C = (1.037 ×10−4 ) ⋅ (7 ×10−6 ) ⋅ 9 ⋅ (6×10−6 ) + (3.2456×10−4 ) ⋅ (7 ×10−6 ) ⋅ 21⋅ (6×10−6 )
C = 3.254 ×10−13 F
t ptotal = 0.7 × RC ⇔ t ptotal = 4.047 ×10−10 ⇔ t ptotal = 404.7 ps
4.5) Simulação usando SPICE
i) Análise da saída O3 em função das entradas
Análisando a saída O3 em função das entradas poderemos ver corresponde
à tabela de verdade acima referidas.
ii) Medição dos Tempos de propagação
Teorico
tpHL = tpLH = tp
404.7 ps
Simulação(SPICE)
tpLH
588 ps
tpHL
2.7 ns
Média
tpmédio
1.6 ns
Neste circuito(O3) os tempos de propagação diferenciam – se de uma razão
4 devido a “quantidade dos andares” e também com um número elevado
de transistors.
4.6) Layout do circuito
5) Saída O4
5.1) Simplificação usando o Mapa de Karnaugh
O4 = I 2 + I1
5.2) Lógica Estática Complementar
i) PDN(Pull Down Network)
O4 = I 2 + I1
⇔ O4 = I 2 ⋅ I1
O4 = I 2 ⋅ I1
ii) PUN(Pull Up Network)
O4 = I 2 ⋅ I1
⇔ O4 = I 2 + I1
5.3) Implementação do Circuito Lógico e Dimensionamento dos
transistors PMOS e NMOS
5.4) Tempo de propagação da saída O4:
C = C jNMOS LDE 2W + C jPMOS LDE 6W
C = (1.037 ×10−4 ) ⋅ (7 ×10−6 ) ⋅ 2 ⋅ (6 ×10−6 ) + (3.2456 ×10−4 ) ⋅ (7 ×10−6 ) ⋅ 6 ⋅ (6 ×10−6 )
C = 9.05 ×10−14 F
t ptotal = 0.7 × RC ⇔ t ptotal = 1.125 ×10−10 ⇔ t ptotal = 112.5 ps
5.5) Simulação usando SPICE
i) Análise da saída O4 em função das entradas
Análisando a saída O4 em função das entradas poderemos ver corresponde
à tabela de verdade acima referidas.
ii) Medição dos Tempos de propagação
Teorico
tpHL = tpLH = tp
112.5 ps
Simulação(SPICE)
tpLH
180 ps
tpHL
179.6 ps
Média
tpmédio
179.8 ps
5.6) Layout do circuito
6) Implementação
6.1) A tensão de alimentação dos circuitos é VDD, igual a 5v.
6.2) Geradores de Sinais
6.2.1) I2
V1 = 0v
V2 = 5v
TD = 0.1ns
TR = 0.1ns
TF = 0.1ns
PW = 20ns
PER = 40ns
6.2.2) I1
V1 = 0v
V2 = 5v
TD = 0.1ns
TR = 0.1ns
TF = 0.1ns
PW = 10ns
PER = 20ns
6.2.3) I0
V1 = 0v
V2 = 5v
TD = 0.1ns
TR = 0.1ns
TF = 0.1ns
PW = 5ns
PER = 10ns
6.3) Temos que ligar um resistência à saída dos geradores de sinais
visto que, os geradores de sinais têm por default uma impedância de
saída nula (0 Ω ).
Implementação geral:
Print Step = 0.1ns
Final Time = 100ns